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用CPLD實現(xiàn)基于PC104總線的429接口板
i/o設備的讀寫。 2 系統(tǒng)硬件組成 429的pc104總線接口板的硬件組成框圖如圖2所示，主要包括ar1nc429收發(fā)電路(hs3282和hs3l82芯片組)、cpld、429板與pc 機的接口總線pc104總線、與外部的429接口idc16插座、中斷控制開關等，其關系如圖2所示。本接口板元器件布局如圖3所示。 3 cpld內部功能及實現(xiàn) 3.1 開發(fā)流程描述本系統(tǒng)中的cpld使用altera公司的max7000s系列可編程邏輯器件中的epm7128sqc100-6型號，從最初的電路設計思想到max+plusii的波形仿真，再到cpld芯片編程結束要經(jīng)過的一般開發(fā)流程如圖4所示。 3.2 cpld中的模塊設計本設計中cpld 的功能是實現(xiàn)arinc429收發(fā)電路與接口板的接口總線pc104總線的數(shù)據(jù)通信。其功能模塊可以分為6部分，以下逐一介紹各模塊的功能及其實現(xiàn)的方法。 (1)產(chǎn)生ar1nc429控制器hs3282所需的ttclk時鐘信號模塊 ttclk即發(fā)射器時鐘信號，本設計中該信號有480 khz和1 mhz兩種可選
用CPLD和外部SRAM構成大容量FIFO的設計
比較器結果輸出、fifo各種狀態(tài)的輸出都采用同步觸發(fā)方式，全部按照系統(tǒng)時鐘統(tǒng)一進行，這能在很大程度上消除異步方式引起的邏輯狀態(tài)變化時間的不確定和毛刺的產(chǎn)生，但也沒必要在所有的地方都強求按同步設計，只要能符合時序要求，異步方式也可以，目的是盡量減少設計的復雜度和占用的資源。原理圖輸入設計在altera公司的max+plus ii v9.6軟件下編譯仿真。在系統(tǒng)的整體設計中采用原理圖的方式，可以方便地進行時序控制和仿真。三、具體信號的產(chǎn)生及時序分析信號分析的具體條件以下的設計都是在cpld為epm7128sqc100-6，sram為idt71128-12的條件下進行，對fifo的最高要求為雙向同時讀寫，時鐘rclk和wclk為10mhz，脈沖寬度為50ns，系統(tǒng)時鐘clk為50mhz，脈沖寬度為10ns。對于較低速度的讀寫，50mhz的系統(tǒng)時鐘也可以適應，如果外部要求降低，也可按照與rclk、wclk的等比例換用較低的系統(tǒng)時鐘。外部數(shù)據(jù)是在上升沿有效，fifo的輸出也是上升沿有效?；拘盘柕漠a(chǎn)生以及時序圖系統(tǒng)采用獨立的系統(tǒng)時鐘clk。為區(qū)分同時到達的外部讀寫信號，內部產(chǎn)生的讀寫信號分別用系統(tǒng)時鐘的上升沿和下

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