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Programmable Logic Device Family
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EPM7192EGC160-7
Electrically-Erasable Complex PLD
ETC
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Electrically-Erasable Complex PLD
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Electrically-Erasable Complex PLD
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Altera
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綜合旁瓣抑制系數(shù),從而達(dá)到抑制旁瓣的效果。該算法是在脈沖壓縮的基礎(chǔ)上實(shí)現(xiàn)的,對(duì)dsp的運(yùn)算量和時(shí)間不產(chǎn)生附加影響。積累積累采用滑窗積累法,計(jì)算量較少,ts101實(shí)現(xiàn)有較大時(shí)間富余。實(shí)際要求至少35幀積累,每個(gè)周期i、q兩路共2×3200點(diǎn),需約2×3200×35=224k字節(jié)的存儲(chǔ)空間。因此分別在dsp3、dsp4完成積累運(yùn)算。 cpld產(chǎn)生復(fù)位信號(hào)和并-串轉(zhuǎn)換功能的實(shí)現(xiàn)復(fù)位信號(hào)產(chǎn)生tigersharc dsp的上電復(fù)位式較為特殊,在設(shè)計(jì)時(shí)應(yīng)充分引起重視,本系統(tǒng)采用altera公司的cpld epm7192產(chǎn)生上電復(fù)位波形和時(shí)序控制。上電復(fù)位波形要求如圖3所示。這里應(yīng)當(dāng)注意:tstart_lo在供電穩(wěn)定之后,必須大于1ms;tpulse1_hi必須大于50個(gè)系統(tǒng)時(shí)鐘周期,小于100個(gè)系統(tǒng)時(shí)鐘周期;tpulse2_lo必須大于100個(gè)系統(tǒng)時(shí)鐘周期。dsp上電后的正常復(fù)位:低電平持續(xù)時(shí)間必須大于100個(gè)系統(tǒng)時(shí)鐘周期。并-串轉(zhuǎn)換功能的實(shí)現(xiàn)并行數(shù)據(jù)由dsp送至cpld,通過cpld將其轉(zhuǎn)換為串行數(shù)據(jù)按某固定波特率發(fā)送。經(jīng)試驗(yàn)用max+plusii支持的ahdl語言編寫的程序?qū)崿F(xiàn)并-串轉(zhuǎn)換功能,具有靈活、簡(jiǎn)
輸入率可達(dá)3.23msps,而經(jīng)它上變頻調(diào)制的信號(hào)的輸出率呆達(dá)52msps,輸出的中頻載波頻率在10-20mhz之間。它是一個(gè)重要特性是可以通過改變內(nèi)部寄存器的值從而改變整個(gè)芯片的工作方式和狀態(tài),我們可以通地軟件改變調(diào)制的方式、基帶信號(hào)的輸入速率、載波的中心頻率、輸入和輸出數(shù)據(jù)的格式、同步方式等;另外hsp50215中有兩個(gè)(i、q兩路通道)可編程的256階濾波器,它具有整形和插值的功能。 2.4 全局控制器cpld 整個(gè)系統(tǒng)的所有控制邏輯由一片cpld器件(altera公司的的epm7192)承擔(dān),其控制對(duì)象包括s5933的addon接口、外部fifo、hsp50215的控制接口hsp50214b的控制接口。全避控制器主要完成以下任務(wù):設(shè)置hsp50215內(nèi)部寄存器;實(shí)現(xiàn)基帶數(shù)據(jù)主機(jī)內(nèi)存與hsp50215輸入通道之間的傳輸以及實(shí)現(xiàn)基帶數(shù)據(jù)主機(jī)內(nèi)存與hsp50214b輸入通道之間的傳輸。對(duì)于下變模塊,由于解調(diào)的過程存在相位和載波同步的問題(由hsp50210完成),所以在系統(tǒng)的工作過程中要在線改變hsp50214b內(nèi)部寄存器,設(shè)計(jì)控制邏輯中要著重考慮。對(duì)于變頻模塊,由于調(diào)制過程中不存
,在滿足速度要求的前提下,盡可能實(shí)現(xiàn)面積優(yōu)化。因此,本文結(jié)合在設(shè)計(jì)超聲探傷數(shù)據(jù)采集卡過程中的cpld編程經(jīng)驗(yàn),提出串行設(shè)計(jì)、防止不必要鎖存器的產(chǎn)生、使用狀態(tài)機(jī)簡(jiǎn)化電路描述、資源共享,利用e2prom芯片節(jié)省片內(nèi)資源等方法對(duì)vhdl電路進(jìn)行優(yōu)化。 1 vhdl電路優(yōu)化設(shè)計(jì)的方法 優(yōu)化設(shè)計(jì)是可編成邏輯設(shè)計(jì)的精華所在,如何節(jié)省所占用的面積、如何提高設(shè)計(jì)的性能是可編成邏輯設(shè)計(jì)的核心,這兩點(diǎn)往往也成為一個(gè)設(shè)計(jì)甚至項(xiàng)目成敗的關(guān)鍵因素。下面結(jié)合超聲探傷數(shù)據(jù)采集卡設(shè)計(jì)過程中,并基于altera公司的epm7192 cpld芯片的編程經(jīng)歷來論述vhdl電路的優(yōu)化方法。 1.1 采用串行設(shè)計(jì)代替并行設(shè)計(jì) 串行設(shè)計(jì)是指把原來單個(gè)時(shí)鐘周期內(nèi)完成的并行操作的邏輯功能分割出來,提取相同的功能單元,在時(shí)間上分時(shí)復(fù)用這些功能單元,在滿足系統(tǒng)速度要求的前提下,用多個(gè)時(shí)鐘周期來完成單個(gè)時(shí)鐘周期即可完成的功能。 根據(jù)項(xiàng)目的要求,超聲探傷數(shù)據(jù)采集卡要有5個(gè)模擬通道,每隔125μs就會(huì)采集到330個(gè)點(diǎn)。如果等5個(gè)超聲通道采樣結(jié)束后再進(jìn)行數(shù)據(jù)處理和傳輸,幾乎是不可能滿足該超聲探傷系統(tǒng)的實(shí)時(shí)性要求,而且數(shù)據(jù)量也遠(yuǎn)遠(yuǎn)
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