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Field Programmable Gate Array (FPGA)
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EP1K50QC208-3N
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占空比為1∶8和4∶5的9分頻 只要上述程序的xor_en置低電平即可在qxiao輸出占空比為1∶8的9分頻信號；在qzheng2輸出占空比為4∶5的9分頻信號。同樣僅占8個邏輯單元（logic elements）。仿真波形如下。 3．實現(xiàn)等占空比的2、4、8、16和32分頻 只要將上述程序中的xor_en置為低電平，同時將計數(shù)器模塊的計數(shù)最大值設(shè)為16即可。仿真波形如下。 由此可見，只要稍微改變計數(shù)器的計數(shù)狀態(tài)值，對異或門進行選通控制，即可實現(xiàn)上述多種形式的分頻。本設(shè)計在altera公司的ep1k50qc208-3構(gòu)成的測試平臺上測試通過，性能良好。 結(jié)束語 我們在設(shè)計模擬雷達脈沖信號和用fpga開發(fā)擴頻芯片時就用到了上述多種形式得分頻。本文旨在介紹一種進行fpga開發(fā)時，所需多種分頻的實現(xiàn)方法，如果設(shè)計中所需分頻形式較多，可以直接利用本設(shè)計，通過對程序的稍微改動以滿足自己設(shè)計的要求。如果設(shè)計中需要分頻形式較少，可以利用本設(shè)計部分程序，以節(jié)省資源。 參考文獻 1 徐志軍，徐光輝編.cpld/fpga的開發(fā)與應(yīng)用，電子工業(yè)出版社 2 侯伯亨，顧新編.vhdl硬件描述語言及數(shù)字邏輯電路
碼元引入±45°的固定相位翻轉(zhuǎn)，使相鄰碼元間的相位偏移變成45°、135°、225°和315°。在該基帶處理器中，相位翻轉(zhuǎn)模塊通過對i/q路相關(guān)值做如下變換實現(xiàn)+45°的相位翻轉(zhuǎn)：irot(k)=[i(k)-q(k)]/2和qrot(k)=[i(k)+q(k)]/2對于p/4-dqpsk調(diào)制，由于調(diào)制時在兩個連續(xù)符號之間插入了一個45°的相位，因此，解調(diào)p/4-dqpsk信號時，不需要進行相位翻轉(zhuǎn)。 結(jié)語本文介紹了一種基于fpga的ds擴頻基帶處理器，整個基帶信號的處理由一片altera公司的ep1k50qc208-3芯片完成，縮減了電路的體積，同時提高了電路的穩(wěn)定性?！?參考文獻1 stel-2000a data sheet(digital, fast acquisition, spread spectrum burst process).2 comparison of detection schemes for fast acquisition direction-sequence spread-spetrum receivers. james.r.luecke,1989.5 ieee 0865.3 i
l設(shè)計程序這里不再贅述。 仿真與硬件測試結(jié)果本設(shè)計使用altera公司的quartus ii 3.0進行設(shè)計和仿真。系統(tǒng)時鐘clk頻率為32.768mhz，輸入信號s_in的頻率為1mkhz，cs為片選信號(高電平有效)，輸出信號為s_out，phase為鑒相器輸出的與相位差相對應(yīng)的計數(shù)值，cycle為鑒頻器輸出的與輸入信號的頻率相對應(yīng)的計數(shù)值。仿真波形顯示輸出信號能快速實現(xiàn)對輸入信號相位的鎖定。在波形仿真結(jié)束后，又對系統(tǒng)在硬件測試平臺上進行了測試。測試平臺采用altera公司的fpga芯片-ep1k50qc208-3。測試表明鎖相環(huán)能很好地對頻率和相位均發(fā)生快速改變的信號進行鎖定。 結(jié)語采用fpga技術(shù)實現(xiàn)的基于邊沿觸發(fā)鑒相的數(shù)字鎖相環(huán)，不僅具有較短的捕獲時間，而且系統(tǒng)工作穩(wěn)定，且可以方便地對系統(tǒng)進行設(shè)置和修改?！?參考文獻1 張厥盛,鄭繼禹,萬心平.鎖相技術(shù).西安電子科技大學(xué)出版社, 1994 2 陳世偉,鎖相環(huán)路原理及應(yīng)用.兵器工業(yè)出版社,1990 3 胡華春.數(shù)字鎖相環(huán)路原理與應(yīng)用.上?？萍汲霭嫔?1990 4 ep1k50qc208-3 datasheet http://www.dzsc
那位大哥給發(fā)一altera 公司的ep1k50qc208-3的芯片資料那位兄弟幫個忙發(fā)一個ep1k50qc208-3的pdf資料
實現(xiàn)占空比為1∶8和4∶5的9分頻 只要上述程序的xor_en置低電平即可在qxiao輸出占空比為1∶8的9分頻信號；在qzheng2輸出占空比為4∶5的9分頻信號。同樣僅占8個邏輯單元（logic elements）。仿真波形如下。 3．實現(xiàn)等占空比的2、4、8、16和32分頻 只要將上述程序中的xor_en置為低電平，同時將計數(shù)器模塊的計數(shù)最大值設(shè)為16即可。仿真波形如下。 由此可見，只要稍微改變計數(shù)器的計數(shù)狀態(tài)值，對異或門進行選通控制，即可實現(xiàn)上述多種形式的分頻。本設(shè)計在altera公司的ep1k50qc208-3構(gòu)成的測試平臺上測試通過，性能良好。
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