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剛學VHDL，有誰出個題目我來試著編？ |
| 作者：巫婆甲 欄目：EDA技術(shù) |
| 2樓： | >>參與討論 |
| 作者： sagestar 于 2006/3/3 10:14:00 發(fā)布：
書 看書 |
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| 3樓： | >>參與討論 |
| 作者： yadog 于 2006/3/3 13:41:00 發(fā)布：
re 就做個任意數(shù)分頻把，占空比50％ |
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| 4樓： | >>參與討論 |
| 作者： kb8xujian 于 2006/3/3 16:15:00 發(fā)布：
re 按8254的說明書設計一個功能相同的多路計數(shù)器吧，正需要呢 |
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| 5樓： | >>參與討論 |
| 作者： keter 于 2006/3/5 15:18:00 發(fā)布：
就做個任意數(shù)分頻把，占空比50％ 目前，我覺得，做這個太難了。比如3分頻。 除非先做個頻率計。再合成頻率 |
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| 6樓： | >>參與討論 |
| 作者： honsing 于 2006/3/7 16:50:00 發(fā)布：
樓上說的不對哦 任意數(shù)分頻器是比較容易做的， 比如3分頻，計數(shù)，計到3就取反輸出電平 |
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| 7樓： | >>參與討論 |
| 作者： jadengil 于 2006/3/7 17:04:00 發(fā)布：
任意分頻不難，難在占空比要50%，特別是奇數(shù)倍的分頻。 任意分頻不難，難在占空比要50%，特別是奇數(shù)倍的分頻。 |
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| 8樓： | >>參與討論 |
| 作者： 吳明詩 于 2006/3/8 19:52:00 發(fā)布：
暈 |
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| 9樓： | >>參與討論 |
| 作者： yangmo101 于 2006/3/8 23:54:00 發(fā)布：
試試看 __ ____ ______ __| |__| |_____| |_______ 把上面的方波信號每個高電平都均勻插入20個脈沖，呵呵！ |
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| 10樓： | >>參與討論 |
| 作者： wlc001 于 2006/3/9 10:23:00 發(fā)布：
誰有這個源程序 現(xiàn)通過設計一個可以實現(xiàn)8.5分頻，等占空比的17分頻，2、4、8、16、32分頻，及占空比為1∶8和4∶5的9分頻等多種形式分頻的分頻器，介紹該通用分頻器的FPGA實現(xiàn)。 由圖1所示的電路原理圖可知，分頻器由帶使能端的異或門、模N計數(shù)器和一個2分頻器組成，本設計用D觸發(fā)器來完成2分頻的功能，實現(xiàn)方法是：將觸發(fā)器的Q反輸出端反饋回輸入端D，將計數(shù)器的一個計數(shù)輸出端作為D觸發(fā)器的時鐘輸入端。各功能模塊的VHDL語言實現(xiàn)如下。 1．模N計數(shù)器的實現(xiàn) 一般設計中用到計數(shù)器時，我們可以調(diào)用lpm庫中的計數(shù)器模塊，也可以采用VHDL語言自己設計一個模N計數(shù)器。本設計采用VHDL語言設計一個最大模值為16的計數(shù)器。輸入端口為：使能信號en，復位信號clr和時鐘信號clk；輸出端口為：qa、qb、qc、qd。其VHDL語言描述略。 2．帶使能控制的異或門的實現(xiàn) 輸入端為：xor_en：異或使能，a和b：異或輸入；輸出端為：c：異或輸出。當xor_en為高電平時，c輸出a和b的異或值。當xor_en為低電平時，c輸出信號b。其VHDL語言略。 3．2分頻（觸發(fā)器）的實現(xiàn) 輸入端為：時鐘信號clk，輸入信號d；輸出端為：q：輸出信號a，q1：輸出信號a反。其VHDL語言略。 4．分頻器的實現(xiàn) 本設計采用層次化的設計方法，首先設計實現(xiàn)分頻器電路中各組成電路元件，然后通過元件例化的方法，調(diào)用各元件，實現(xiàn)整個分頻器。其VHDL語言略。 三、仿真結(jié)果及硬件電路的測試 本設計的目的是通用性和簡易性，只要對上述程序稍加改動即可實現(xiàn)多種形式的分頻。 1．實現(xiàn)8.5分頻和等占空比的17分頻 只要將上述程序中，調(diào)用計數(shù)器模塊時端口qa、qb、qc匹配為open狀態(tài)，同時置xor_en為高電平即可。從編譯報告看出總共占用8個邏輯單元（LOGIC elements），其仿真波形如圖2～4所示。 圖2 圖3 圖4 由圖中qxiao和clk的波形可以看出，每隔8.5個時鐘周期，qxiao信號產(chǎn)生一個上升沿，從而實現(xiàn)分頻系數(shù)是8.5的分頻，同時在qzheng端得到等占空比的17分頻。設clk為170MHz，則qxiao輸出為20MHZ，qzheng輸出為10MHZ。 2．實現(xiàn)占空比為1∶8和4∶5的9分頻 只要上述程序的xor_en置低電平即可在qxiao輸出占空比為1∶8的9分頻信號；在qzheng2輸出占空比為4∶5的9分頻信號。同樣僅占8個邏輯單元（LOGIC elements）。仿真波形如下。 3．實現(xiàn)等占空比的2、4、8、16和32分頻 只要將上述程序中的xor_en置為低電平，同時將計數(shù)器模塊的計數(shù)最大值設為16即可。仿真波形如下。 由此可見，只要稍微改變計數(shù)器的計數(shù)狀態(tài)值，對異或門進行選通控制，即可實現(xiàn)上述多種形式的分頻。本設計在ALTERA公司的EP1K50QC208-3構(gòu)成的測試平臺上測試通過，性能良好。 |
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| 11樓： | >>參與討論 |
| 作者： 吳明詩 于 2006/3/9 19:07:00 發(fā)布：
回：yangmo101 如果同樣寬度的脈沖多給幾次，不難辦到，如果就一下的話，那就不可能了 |
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| 12樓： | >>參與討論 |
| 作者： 一品刀客 于 2006/3/9 21:36:00 發(fā)布：
多動手，多實踐 多動手，多實踐 |
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| 13樓： | >>參與討論 |
| 作者： ahui2003 于 2006/4/4 8:54:00 發(fā)布：
en 就隨便搞一個時序產(chǎn)生器吧,時序為.1010 1011 0100 1210 0001 0110 0011 1010 |
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