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cadence ic5.0 for linux7.3的安裝

作者:zyp96 欄目:EDA技術(shù)
cadence ic5.0 for linux7.3的安裝
我是裝好了,而且是windows2000和linux7.3同裝在一個(gè)硬盤上的。很簡(jiǎn)單的說(shuō),只要一直next就可以。
現(xiàn)在設(shè)置好了.cshrc和.cdsinit文件,都把這兩個(gè)文件防在user路徑下面。
我想肯定是起作用了,因?yàn)槎伎梢杂米约憾x的快捷鍵了。
但是還有幾個(gè)問(wèn)題:
    1、打開(kāi)原理圖的時(shí)候,沒(méi)有可以編輯的菜單和圖標(biāo)出現(xiàn)。但是該路徑我肯定是可以寫的。
    2、stream in版圖時(shí),發(fā)現(xiàn)會(huì)丟失一些層,同時(shí)也沒(méi)有可以編輯的菜單和圖標(biāo)出現(xiàn)。
    3、我是做前端設(shè)計(jì)的,呵呵,對(duì)后端不是很懂,現(xiàn)在對(duì)diva和轉(zhuǎn)版圖很感興趣,但是好多文件不知道該怎么寫啊,象什么合層文件,還有divaLVS和divaEXT文件怎么寫,gds2怎么產(chǎn)生?還有晶片廠定義的層和cadence中的層怎么轉(zhuǎn)換?
    那位知道的能講一下么?我的QQ:13809034
    E-mail: tchip@21cn.net
謝謝!

2樓: >>參與討論
asunmad
前兩個(gè)問(wèn)題,也許是license沒(méi)起來(lái)。
第三個(gè)問(wèn)題不是一兩句話能講清楚,最好自己先看一下幫助,照著例子做一個(gè),由簡(jiǎn)入繁,遇到實(shí)際問(wèn)題再來(lái)問(wèn)。

3樓: >>參與討論
zyp96
有一些問(wèn)題已經(jīng)解決!
正如asunmad所說(shuō),
不能顯示編輯圖標(biāo)和菜單確實(shí)是LICENSE的問(wèn)題,現(xiàn)在重新設(shè)置了LICENSE文件,已經(jīng)能正常顯示了。但是又發(fā)現(xiàn)兩個(gè)問(wèn)題:
    1、不能正常使用VERILOG-XL來(lái)進(jìn)行仿真,每次仿真時(shí)都提示:
    User-settable GLOBAL varible:verilogSimBinary is invalid
    Relative pathnames are relative to run directory
        OK/CANCEL aborts simulation
    解著點(diǎn)擊OK或CANCEL,VERILOG-XL都不能動(dòng)作。
    VERILOG-XL的界面是能出來(lái),好象也可以正確的提取網(wǎng)表,但是快要好的時(shí)候確出現(xiàn)上面的問(wèn)題了。以至于不能正常工作。不知道是那里沒(méi)有設(shè)置好了?
    2、還是stream in版圖的時(shí)候,有層會(huì)丟失,應(yīng)該不是display.drf和技術(shù)文件.tf的問(wèn)題,因?yàn)樵贚SW窗口已經(jīng)有正確的層數(shù)顯示出來(lái)了。但是版圖里面確實(shí)是有層沒(méi)有,只顯示log。

4樓: >>參與討論
asunmad
重點(diǎn)看看stream in時(shí)的LOG
最好拿一個(gè)自己從另一個(gè)系統(tǒng)中stream out出來(lái)的版圖試試,這樣自己明白都有些什么。
verilog-XL的問(wèn)題不太清楚,但從提示看,還是好好查查哪些地方用到路徑的,在不清楚路徑該從哪算時(shí),就用絕對(duì)路徑試試。

5樓: >>參與討論
fiyu198028
您好!!!
 
6樓: >>參與討論
fiyu198028
您好!!!
我現(xiàn)在正在學(xué)習(xí)IC版圖設(shè)計(jì),可我沒(méi)有CADENCE公司IC設(shè)計(jì)軟件,你能給我一份好嗎!!!!
非常感謝!!!
我的郵箱 FIYU198028@163.COM 我的電話13861854863 我在無(wú)錫.望和你聯(lián)系!

7樓: >>參與討論
zyp96
自己去下載。
好大的幾個(gè)盤,怎么給,自己去網(wǎng)上下載,留心找,總會(huì)找到的

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