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幾個問題把我的頭整大了，請各位指點！ |
| 作者：f6906 欄目：EDA技術 |
問題： 1、50MHZ的數字時鐘能夠實現倍頻嗎？如果能，又如何實現倍頻？ 2、如何用Verilog HDL設計高速UART（通信速率最高為10Mbps）？ 3、單片SRAM帶寬有限，兩個任務對SRAM的訪問，一個只需要讀，一個只需要寫，想采用兩片SRAM（單片容量不超過8K），分片交叉訪問。還有其他更有效、成本更低的方法嗎？ 請各位提點建議，先謝謝了！�。�！ |
| 2樓： | >>參與討論 |
| 作者： 水天一色 于 2005/4/10 12:55:00 發(fā)布：
路過 1、選用帶PLL的CPLD或FPGA芯片，可倍頻 2、根據時序理論上是可實現的，具體沒做過，沒發(fā)言權 3、需要知道你的系統工作時鐘頻率和選用的SRAM最高工作時鐘頻率。另外你的兩個任務是并發(fā)的還是有先后次序的。情況不明，可選的方案很多。 |
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| 3樓： | >>參與討論 |
| 作者： f6906 于 2005/4/10 21:17:00 發(fā)布：
水天一色：我的兩個任務是有先后次序的 要求速度越高越好。SDRAM需要刷新吧 |
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| 4樓： | >>參與討論 |
| 作者： 水天一色 于 2005/4/11 12:17:00 發(fā)布：
SDRAM需要刷新 系統工作時鐘選的是多少？ 可以考慮用DMA |
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