1  引言

　　近年來(lái)，多電平變換器成為電力電子研究的熱點(diǎn)之一，它主要面向中壓大功率的應(yīng)用場(chǎng)合。目前，有三種基本的多電平變換器拓?fù)浣Y(jié)構(gòu)[1]：①二極管箝位型；②飛跨電容型；③級(jí)聯(lián)型。

　　幾種拓?fù)浣Y(jié)構(gòu)各有其優(yōu)缺點(diǎn)，但相對(duì)而言，級(jí)聯(lián)型多電平變頻器具有更獨(dú)特的優(yōu)點(diǎn)，它的結(jié)構(gòu)如圖1所示。它無(wú)需箝位二極管和電容，易于封裝，不存在電容電壓平衡問(wèn)題。

　　圖1 三相五電平變頻器結(jié)構(gòu)圖

　　隨著多電平技術(shù)的發(fā)展，開(kāi)關(guān)數(shù)量急劇增加。對(duì)于超過(guò)三電平的電路結(jié)構(gòu)，現(xiàn)有的嵌入式處理器本身提供的PWM通道顯然不夠用，而CPLD具有I/O口多、設(shè)計(jì)靈活、規(guī)模大和速度快的優(yōu)點(diǎn)，為此本文采用DSP+CPLD方式，設(shè)計(jì)了多電平變換器用脈沖發(fā)生器實(shí)現(xiàn)方案。

　　2  載波移相SPWM技術(shù)

　　在數(shù)字化實(shí)現(xiàn)中，載波移相法一般不是由一個(gè)調(diào)制波和一組經(jīng)過(guò)相移的載波比較生成，而是由調(diào)制波和一個(gè)載波進(jìn)行比較之后，再進(jìn)行一定的延時(shí)得到各個(gè)功率單元的SPWM控制信號(hào)。所謂移相式PWM技術(shù)就是將調(diào)制波和載波的頻率固定不變，調(diào)制波的相位也保持恒定，而只調(diào)整載波的相位，從而產(chǎn)生SPWM信號(hào)。將不同載波相位下的SPWM信號(hào)進(jìn)行線(xiàn)性組合，達(dá)到消除諧波、提高輸出功率的目的?？梢宰C明，當(dāng)相移時(shí)（α為同相的各單元的載波的移相角度，N 為級(jí)聯(lián)單元個(gè)數(shù)）[2],輸出諧波頻率增大到 2N 倍，更易于濾除。對(duì)于三相五電平變頻器，N=2,所以同相級(jí)聯(lián)兩單元的載波相差90度。如圖2所示，其中A11與A14載波互差180度，A11與A21的載波互差90度，而A21與A24的載波互差180度。A1與A2串聯(lián)后的輸出電壓：

　　圖2三相五電平變頻器的A相

　　由（1）式可知UA不再包含2F±1次以下的諧波，僅包含2F±1以上的諧波。而當(dāng)級(jí)聯(lián)數(shù)為N時(shí)，則NF±1以下的諧波均被濾去。

　　3  基于CPLD的三相五電平變頻器PWM脈沖發(fā)生器的原理

　　一個(gè)DSP只能產(chǎn)生12路PWM脈沖，而三相五電平變頻器需24路PWM脈沖，而用雙DSP輸出24路時(shí)存在同時(shí)性的問(wèn)題，因而用復(fù)雜可編程邏輯器件CPLD來(lái)實(shí)現(xiàn)。當(dāng)前，復(fù)雜可編程邏輯器件CPLD在現(xiàn)代數(shù)字電路設(shè)計(jì)中已成為不可或缺的器件，CPLD內(nèi)部包含的邏輯門(mén)數(shù)從幾百至幾萬(wàn)，具有可任意配置的幾百個(gè)寄存器和I/O口，并且開(kāi)發(fā)周期短可靈活配置實(shí)現(xiàn)多種功能而無(wú)需改動(dòng)硬件電路。

　　如圖3為DSP與CPLD構(gòu)成的PWM脈沖發(fā)生器的控制框圖。

　　圖3 DSP與CPLD的控制框圖

　　CPLD接入DSP的時(shí)鐘CLK,以實(shí)現(xiàn)時(shí)鐘一致，dt0,dt1,dt2,dt3為DSP的四根地址線(xiàn)，用來(lái)選通CPLD中十二路PWM脈沖發(fā)生器的一路，int為中斷信號(hào)，每隔四分之一個(gè)載波周期Tc發(fā)，we為DSP的寫(xiě)信號(hào)，只有當(dāng)we與csn（n=1～12）同時(shí)為低電平時(shí)Data才能寫(xiě)入影子寄存器，其中csn為四根地址線(xiàn)譯碼后的輸出，如圖4所示。

　　圖4 PWM發(fā)生器原理圖

　　顯然，同一相的八個(gè)開(kāi)關(guān)管只需四路載波，而處于三相同一位置的開(kāi)關(guān)管其載波相同，故可共用一個(gè)基準(zhǔn)計(jì)數(shù)器。下面就圖4介紹PWM發(fā)生器的原理。圖4中的基準(zhǔn)計(jì)數(shù)器為一加減計(jì)數(shù)器，其計(jì)數(shù)總值為一個(gè)載波周期TC,而比較寄存器中為脈寬值，當(dāng)基準(zhǔn)計(jì)數(shù)器計(jì)數(shù)的值與比較寄存器相等時(shí)，比較器輸出產(chǎn)生電平翻轉(zhuǎn)，每當(dāng)基準(zhǔn)計(jì)數(shù)器計(jì)數(shù)到零時(shí)，產(chǎn)生一個(gè)使能信號(hào)把影子寄存器中的脈寬值送入比較寄存器。由比較器輸出的原始PWM波經(jīng)死區(qū)發(fā)生器后產(chǎn)生上下橋臂互補(bǔ)的兩路PWM波。

　　4  VerilogHDL設(shè)計(jì)與仿真

　　根據(jù)圖4的原理圖，應(yīng)用VerilogHDL硬件描述語(yǔ)言進(jìn)行設(shè)計(jì)。本文選用Altera公司的EPF10K30A系列的CPLD,通過(guò)MAX+PLUSⅡ軟件仿真，圖5所示為A相8路PWM驅(qū)動(dòng)信號(hào)。波型表明，同一橋臂上下兩路信號(hào)在邏輯上滿(mǎn)足互補(bǔ)關(guān)系，并有一定的死區(qū)時(shí)間，實(shí)現(xiàn)“先斷后通”，不同橋臂之間的相位正確。

　　圖5 A相PWM仿真波形圖

　　圖6為根據(jù)上述原理，利用MATLAB/SIMULINK仿真的相電壓五電平波形，其中調(diào)制比為0.9,載波比為32。

　　圖6 相電壓五電平仿真波形

　　5  結(jié)束語(yǔ)

　　級(jí)聯(lián)型多電平變頻器其PWM驅(qū)動(dòng)信號(hào)很難由單一的DSP或單片機(jī)完成。本文設(shè)計(jì)的由DSP與CPLD構(gòu)成的PWM脈沖發(fā)生器較好的解決了這一問(wèn)題，在級(jí)聯(lián)型多電平變頻器中有比較好的應(yīng)用前景。相信該技術(shù)會(huì)在各領(lǐng)域上得到廣泛地應(yīng)用。

　　關(guān)于DSP

　　數(shù)字信號(hào)處理（Digital Signal Processing，簡(jiǎn)稱(chēng)DSP）是一門(mén)涉及許多學(xué)科而又廣泛應(yīng)用于許多領(lǐng)域的新興學(xué)科。20世紀(jì)60年代以來(lái)，隨著計(jì)算機(jī)和信息技術(shù)的飛速發(fā)展，數(shù)字信號(hào)處理技術(shù)應(yīng)運(yùn)而生并得到迅速的發(fā)展。數(shù)字信號(hào)處理是一種通過(guò)使用數(shù)學(xué)技巧執(zhí)行轉(zhuǎn)換或提取信息，來(lái)處理現(xiàn)實(shí)信號(hào)的方法，這些信號(hào)由數(shù)字序列表示。在過(guò)去的二十多年時(shí)間里，數(shù)字信號(hào)處理已經(jīng)在通信等領(lǐng)域得到極為廣泛的應(yīng)用。德州儀器、Freescale等半導(dǎo)體廠商在這一領(lǐng)域擁有很強(qiáng)的實(shí)力。

　　關(guān)于CPLD

　　CPLD（Complex Programmable Logic Device）復(fù)雜可編程邏輯器件，是從PAL和GAL器件發(fā)展出來(lái)的器件，相對(duì)而言規(guī)模大，結(jié)構(gòu)復(fù)雜，屬于大規(guī)模集成電路范圍。是一種用戶(hù)根據(jù)各自需要而自行構(gòu)造邏輯功能的數(shù)字集成電路。其基本設(shè)計(jì)方法是借助集成開(kāi)發(fā)軟件平臺(tái)，用原理圖、硬件描述語(yǔ)言等方法，生成相應(yīng)的目標(biāo)文件，通過(guò)電纜（“在系統(tǒng)”編程）將代碼傳送到目標(biāo)芯片中，實(shí)現(xiàn)設(shè)計(jì)的數(shù)字系統(tǒng)。