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基于PCI總線數(shù)字信號處理機(jī)的硬件設(shè)計
6aars的busy信號引入到cpld，用于鎖存a/d轉(zhuǎn)換數(shù)據(jù)。運放與a/d的電路結(jié)構(gòu)如圖2：系統(tǒng)采用1片cpld（emp3256）作a/d轉(zhuǎn)換輸入數(shù)據(jù)鎖存、產(chǎn)生dsp所需的復(fù)位信號等。同時，cpld還要完成pci橋的一些控制信號的生成、轉(zhuǎn)接。實際上也就是作為pci局部總線的仲裁器，它對pci接口芯片和dsp提出的占用局部總線的請求進(jìn)行仲裁，協(xié)調(diào)它們之間的邏輯關(guān)系，使局部總線上的操作順利進(jìn)行。系統(tǒng)還采用了兩片16k×16位的雙口ram idt70v261來構(gòu)成dsp信號處理機(jī)與pci的接口，其中ram1作數(shù)據(jù)輸入，ram2作數(shù)據(jù)輸出。 pci橋采用pci 9054完成，pci 9054是plx technology公司的較新產(chǎn)品，是一低成本，低功耗，功能較強的pci橋芯片，可以連接pc機(jī)的pci總線和局部總線，是先進(jìn)的pci i/o加速器，采用了先進(jìn)的plx數(shù)據(jù)流水線結(jié)構(gòu)技術(shù)，是32位、33mhz的pci總線主i/o加速器；符合pci本地總線規(guī)范2.2版，有m、c、j三種模式；針對不同的處理器及局總線特性可選，盡量減少中間邏輯；具有

基于PCI總線數(shù)字信號處理機(jī)的硬件設(shè)計
期由dsp的定時器控制，可以實現(xiàn)周期可調(diào)的。又將ad976aars的busy信號引入到cpld，用于鎖存a/d轉(zhuǎn)換數(shù)據(jù)。運放與a/d的電路結(jié)構(gòu)如圖2：系統(tǒng)采用1片cpld（emp3256）作a/d轉(zhuǎn)換輸入數(shù)據(jù)鎖存、產(chǎn)生dsp所需的復(fù)位信號等。同時，cpld還要完成pci橋的一些控制信號的生成、轉(zhuǎn)接。實際上也就是作為pci局部總線的仲裁器，它對pci接口芯片和dsp提出的占用局部總線的請求進(jìn)行仲裁，協(xié)調(diào)它們之間的邏輯關(guān)系，使局部總線上的操作順利進(jìn)行。系統(tǒng)還采用了兩片16k×16位的雙口ram idt70v261來構(gòu)成dsp信號處理機(jī)與pci的接口，其中ram1作數(shù)據(jù)輸入，ram2作數(shù)據(jù)輸出。 pci橋采用pci 9054完成，pci 9054是plx technology公司的較新產(chǎn)品，是一低成本，低功耗，功能較強的pci橋芯片，可以連接pc機(jī)的pci總線和局部總線，是先進(jìn)的pci i/o加速器，采用了先進(jìn)的plx數(shù)據(jù)流水線結(jié)構(gòu)技術(shù)，是32位、33mhz的pci總線主i/o加速器；符合pci本地總線規(guī)范2.2版，有m、c、j三種模式；針對不同的處理器及局總線特性可選，盡量減少中間邏輯；具有可選的串

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