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基于TMS320C6722的高速鐵路信號(hào)發(fā)送與接收模擬系統(tǒng)
831為核心，配合相應(yīng)算法及程序發(fā)送正交化fsk信號(hào)和數(shù)字編碼信號(hào)。由于ad9831頻率寄存器切換選擇線（fselect）需由定時(shí)器的輸出脈沖控制，以實(shí)現(xiàn)多頻之間切換，而dsp芯片定時(shí)器未設(shè)置定時(shí)器的外部引腳，故dds的控制由協(xié)處理器stm32f103zet完成。信號(hào)采集單元以max1322為核心，通過并行數(shù)據(jù)線與tms320c6722相連，ad_e0c＃連接c6722的外部中斷引腳，讀寫及片選由cpld邏輯譯碼產(chǎn)生。 2．3通信單元系統(tǒng)中dsp和arm之間采用雙口ram（idt70v24）通信。該芯片配有兩套完全獨(dú)立的數(shù)據(jù)線、地址線、讀／寫控制線，允許主從控制器對雙端口存儲(chǔ)器的同一單元進(jìn)行同時(shí)存取。兩套完全獨(dú)立的中斷邏輯用來實(shí)現(xiàn)兩個(gè)cpu之間的握手控制信號(hào)；兩套獨(dú)立的“忙”邏輯，保證兩個(gè)cpu同時(shí)對同一單元讀／寫操作的正確性；讀／寫時(shí)序與普通單端口存儲(chǔ)器完全一樣，存取速度完全適合高速、實(shí)時(shí)的通信系統(tǒng)。 pc和arm之間采用usb或rs－232串口通信。 2．4 cpld模塊采用atmel公司的cpld芯片atf1508ad完成對整個(gè)系統(tǒng)的時(shí)序控制和硬件接口邏
基于雙DSP的磁懸浮控制器的設(shè)計(jì)
―0x100000）開始，每個(gè)片選信號(hào)占用0x800的地址空間。磁懸浮系統(tǒng)中，根據(jù)需要選擇的數(shù)模轉(zhuǎn)換器是ti公司的dac7625u。雖然dac7625供電電壓是5v，但是數(shù)據(jù)的傳遞方向是從dsp到轉(zhuǎn)換器，故不需要另加電壓轉(zhuǎn)換電路。dac7625四個(gè)輸出通道占用了dsp從cs7開始的四個(gè)存儲(chǔ)單元。雙口ram以其雙接口、大容量、超高速的數(shù)據(jù)交換所提供的優(yōu)勢作為雙dsp之間數(shù)據(jù)傳遞的交換場地是很好的選擇。由于tms320vc33和tms320f2812的接口都是3.3v，故選擇了3.3v的雙口ram idt70v24，這樣就不必加電壓轉(zhuǎn)換模塊，簡化了系統(tǒng)之間的接口，提高了可靠性，見圖2。對于tms320f2812，由于它有非常多的功能模塊在磁懸浮控制系統(tǒng)的電路板中沒有用，故可以把那些沒有用的功能引腳作為通用輸入輸出引腳（gpio），引入開關(guān)和發(fā)光二極管。為了保護(hù)處理器，加入了lvth16245作為隔離以及方向控制芯片，開關(guān)量為輸入量，發(fā)光二極管為輸出量。硬件原理框圖見圖3。ti的tps767d318可以通過5v穩(wěn)壓電源，提供dsp內(nèi)核所需的1.8v電壓和dsp的外設(shè)及l(fā)vth16245等芯片構(gòu)成的電路所需的

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