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xilinx下普通引腳如何做時鐘輸入？ |
| 作者：parametre 欄目：EDA技術 |
請問在XILINX下一個普通引腳如何能定義為時鐘輸入？ 有人說：可以設置BUFG，但我不知道該如何做，請高手指教 |
| 2樓： | >>參與討論 |
| 作者： 雷風 于 2006/1/6 9:49:00 發(fā)布：
把引腳連到BUFG上 |
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| 3樓： | >>參與討論 |
| 作者： parametre 于 2006/1/6 14:15:00 發(fā)布：
請問具體該如何做，謝謝！我用的是webpack |
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| 4樓： | >>參與討論 |
| 作者： markman 于 2006/1/6 20:40:00 發(fā)布：
為何不用全局的時鐘腳？ 管腳設置里面有 |
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| 5樓： | >>參與討論 |
| 作者： picklaS 于 2006/1/8 20:26:00 發(fā)布：
RE 在VHDL中打開unsim的庫，調用bufg就可ok啦，如果使用ise，在lanuage template里有說明。 |
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