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誰用過IP（CoreGen）產(chǎn)生的異步FIFO？ |
| 作者：errisa 欄目：EDA技術(shù) |
我用了這個(gè)現(xiàn)在時(shí)序不對，和datasheet上的有差別�。� datasheet上針對Verilog的波形中顯示： 寫有效后第一個(gè)寫時(shí)鐘將FULL、WR_ACK、ALMOST_FULL置成低電平，下一個(gè)寫時(shí)鐘可以寫數(shù)。 我的FULL卻在寫有效后第二個(gè)寫時(shí)鐘才變成低電平，因此出現(xiàn)WR_ERR，到第三個(gè)寫時(shí)鐘才正確？ 這是為什么？ BTW：我的寫時(shí)鐘是個(gè)脈沖序列，這會(huì)影響寫操作嘛？ |
| 2樓： | >>參與討論 |
| 作者： markman 于 2006/1/5 11:40:00 發(fā)布：
是XILINX公司的把 沒用過，只玩過ALTERA公司的 |
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| 3樓： | >>參與討論 |
| 作者： errisa 于 2006/1/5 14:46:00 發(fā)布：
to markman 是啊。 難道ALTERA沒有fifo 的ip核嘛？ |
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