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在xilinx ISE下編輯verilog的幾個(gè)問題，迷茫中。。。 |
| 作者：etiller 欄目：EDA技術(shù) |
以前一直用XILINX ise編輯一些簡單的cpld verilog程序，現(xiàn)在覺得應(yīng)該總結(jié)一下改變自己的編程思路了，所以有好多問題有疑問： 1-在一個(gè)verilog源文件里面是否允許有多個(gè)MODULE... ...endMODULE？ 2-在cpld引腳很多的情況下，比如說用XC95288，可用的引腳數(shù)量超過200個(gè)，那么如果這些引腳全部在一個(gè)MODULE里面聲明的話會顯得非常的亂，問題是有沒有別的辦法比如說把這200多個(gè)引腳分別在幾個(gè)模塊里分別聲明，這樣就不會顯得那么亂？ 3-看到有的例子程序里面用 'include "xxx.v"，包含進(jìn)來另外一個(gè)verilog源文件，那么這個(gè)源文件是本工程下的源文件還是另外一個(gè)工程下的源文件？ 4-可以在一個(gè)工程里面添加多個(gè)verilog源文件么？ 以上問題從我作為一個(gè)初級應(yīng)用者來說應(yīng)該是帶有普遍意義的，如果想進(jìn)入到復(fù)雜開發(fā)的話我覺得應(yīng)該弄清楚這些問題，希望這方面的高手不吝賜教！ |
| 2樓： | >>參與討論 |
| 作者： 雷風(fēng) 于 2006/1/1 20:45:00 發(fā)布：
我來說說 1 可以 2 在多模塊時(shí)，最好分層次，最頂層的模塊包含所有io申明 3 似乎路徑必須一樣，其他沒要求。 4 可以，試試不就知道了？ |
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