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大家看看這個(gè)verilog的報(bào)警怎么消除 |
| 作者：劍寒情暖 欄目：EDA技術(shù) |
Warning: Found pins functioning as undefined clocks and/or MEMORY enables Info: Assuming node "clk" is an undefined clock 編譯環(huán)境是quartus 5 謝謝 * - 本貼最后修改時(shí)間：2005-9-20 17:42:23 修改者：劍寒情暖 |
| 2樓： | >>參與討論 |
| 作者： ndjerry 于 2005/9/20 18:51:00 發(fā)布：
這個(gè)報(bào)警不用理會(huì) 只要你的設(shè)計(jì)中用到了邊沿觸發(fā)的語句，就會(huì)有這個(gè)警告。個(gè)人認(rèn)為完全不用理會(huì)的，呵呵。 |
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| 3樓： | >>參與討論 |
| 作者： kir007 于 2005/9/20 21:18:00 發(fā)布：
好像不是這樣吧！ |
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| 4樓： | >>參與討論 |
| 作者： 劍寒情暖 于 2005/9/21 15:38:00 發(fā)布：
求人不如求己，問題解決了 |
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| 5樓： | >>參與討論 |
| 作者： 雷風(fēng) 于 2005/9/21 22:50:00 發(fā)布：
劍寒情暖如何解決的 不過對(duì)程序確實(shí)沒有影響 |
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| 6樓： | >>參與討論 |
| 作者： 劍寒情暖 于 2005/9/22 8:32:00 發(fā)布：
這樣 1. 選擇 Settings (Assignments 菜單下). 2. 選擇 Timing Requirements & Options. 3. Clock Settings下面選擇 Settings for individual clock signals. 4. 點(diǎn)擊 Clocks. 5. 點(diǎn)擊 New. 6. 在 New Clock Settings 對(duì)話框中, 在 Clock settings NAME 框中輸入這個(gè)時(shí)鐘設(shè)置的名字. 7. 選擇節(jié)點(diǎn) 8. 設(shè)置時(shí)鐘頻率和占空比 |
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| 7樓： | >>參與討論 |
| 作者： 雷風(fēng) 于 2005/9/23 9:48:00 發(fā)布：
明白了 多謝 |
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| 8樓： | >>參與討論 |
| 作者： liyun022 于 2005/9/25 20:05:00 發(fā)布：
劍寒情暖 我有點(diǎn)不明白，時(shí)鐘是由外部輸入的信號(hào)，為什么要在這里設(shè)置頻率和占空比呢？ |
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| 9樓： | >>參與討論 |
| 作者： 劍寒情暖 于 2005/9/26 10:23:00 發(fā)布：
就像樓上幾位說的一樣，這個(gè)報(bào)警可以不理會(huì)，對(duì)程序沒有影響 但是如果想消除報(bào)警的話按我說的做就可以了。是quartus功能比較強(qiáng)大，導(dǎo)致規(guī)則過細(xì)的緣故 |
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