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有用過Chipscope的高手看看！幫忙解釋一下！ |
| 作者：kir007 欄目：EDA技術 |
最近剛剛接觸Chipscope Pro7.1 碰到幾個概念比較困惑，希望高手解釋一下： 1.觸發(fā)寬度和數(shù)據(jù)寬度的概念，如果不選擇數(shù)據(jù)寬度與觸發(fā)寬度相等，會出現(xiàn)兩種端口可選，即數(shù)據(jù)端口與觸發(fā)端口，顯示在波形窗口中的端口怎么只能是數(shù)據(jù)端口，觸發(fā)端口的概念怎么理解呢？ 2.觸發(fā)序列的概念怎么理解？ 3.Storage Qualification Condition怎么理解呢？ 4.在匹配單元中有一個計數(shù)器寬度的概念，這個計數(shù)器是什么作用呢？ |
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| 作者： picklas 于 2005/9/19 10:09:00 發(fā)布：
re 觸發(fā)寬度和數(shù)據(jù)寬度分別對應于你的觸發(fā)條件中的信號數(shù)目和觀察的信號的數(shù)目，觸發(fā)寬度越大，判決邏輯會越大，在FPGA內部實現(xiàn)時消耗的資源越多，觸發(fā)寬度越大相同的存儲深度每個信號的存儲深的會減小。他和實際的邏輯分析儀結構是一樣的，觸發(fā)信號只是存書數(shù)據(jù)的條件，不顯示，如果想看就的把他們也引入存儲的數(shù)據(jù)里。 觸發(fā)序列就是為了增加觸發(fā)的復雜性，使觸發(fā)的條件更加特殊，我們可以把若干的狀態(tài)組合起來設置成出發(fā)條件，這樣就能更好的使用有限的資源存儲有用的數(shù)據(jù)。 Storage Qualification Condition是對于存數(shù)的時間更為具體的說明，因為FPGA得結構問題，不可能所有的數(shù)據(jù)存儲的時序和實際在內部電路的時序嚴格一致，總會有因為布線造成的先到邏輯分析儀的存儲器早晚的問題。這個條件就是針對這個問題的。 計數(shù)器寬度我還沒用過，大概是對于每個信號的存儲深度的設置，在存儲設置時可以選擇單個信號的存儲的深度；再就是對于有些時候我們存儲的信號值得變幻的總的統(tǒng)計（可能有些變化我們不要，沒有存儲，但是會被統(tǒng)計）。 chipscope我用的也不是很熟，許多深層次的東西都沒用，建議你找個說明pdf看看。 |
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| 3樓： | >>參與討論 |
| 作者： kir007 于 2005/9/19 21:38:00 發(fā)布：
感謝picklas熱心的幫助！ 再問問，怎么樣實現(xiàn)多個時鐘輸入呢，好像默認的是一個時鐘腳？ 是不是要選擇多個觸發(fā)單元就可以實現(xiàn)多個時鐘呢？ 有一個人說，觸發(fā)寬度相當于VHDL語言中的PROCESS敏感信號量的 個數(shù)，這樣理解會怎么樣？ * - 本貼最后修改時間：2005-9-19 21:49:21 修改者：kir007 |
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| 4樓： | >>參與討論 |
| 作者： MTTS 于 2005/9/23 16:52:00 發(fā)布：
Re >4.在匹配單元中有一個計數(shù)器寬度的概念，這個計數(shù)器是什么作用呢？ 你可以選擇你所選定的觸發(fā)條件發(fā)生的次數(shù)，比如你看一個不連續(xù)發(fā)生的寫有效信號WEN發(fā)生第50次的時候的波形，就要用到這個計數(shù)器。 >再問問，怎么樣實現(xiàn)多個時鐘輸入呢，好像默認的是一個時鐘腳？是不是要選擇多個觸發(fā)單元就可以實現(xiàn)多個時鐘呢？ 一個ILA不能實現(xiàn)多時鐘輸入，如果你有一組信號需要用兩個時鐘觀測，那就只能用兩個ILA用兩個不同的時鐘。 >有一個人說，觸發(fā)寬度相當于VHDL語言中的PROCESS敏感信號量的個數(shù)，這樣理解會怎么樣？ 這樣說只是方便理解吧。其實很好理解啊，一組是用來觸發(fā)的信號，一組是用來觀測的數(shù)據(jù)，如果你想在波形里面看見你的觸發(fā)條件，那就用Data as Trig吧。一般容量夠的話我都用這個方便。所有觀測信號都能Trig。 |
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