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vhdl怎么實(shí)現(xiàn)1：1的5分頻��？ |
| 作者：xjtuvivien 欄目：EDA技術(shù) |
謝謝 |
| 2樓： | >>參與討論 |
| 作者： 051127 于 2005/8/30 15:17:00 發(fā)布：
老問(wèn)題 計(jì)數(shù)，上升沿記3為高，記2為低，下降沿記3為高，記2為低，兩個(gè)信號(hào)相與，看看是什么波形！ |
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| 3樓： | >>參與討論 |
| 作者： 吳明詩(shī) 于 2005/8/30 20:55:00 發(fā)布：
同樓上 |
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| 4樓： | >>參與討論 |
| 作者： ohoyeah 于 2005/9/1 12:50:00 發(fā)布：
051127應(yīng)該沒(méi)錯(cuò)，如果不對(duì)，將其一信號(hào)反向相與 |
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| 5樓： | >>參與討論 |
| 作者： ohoyeah 于 2005/9/1 13:02:00 發(fā)布：
不過(guò)有毛刺，最好輸出同步一下�；蛘哂肈LL先倍頻再5高5低 |
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| 6樓： | >>參與討論 |
| 作者： 小蟲(chóng) 于 2005/9/9 17:52:00 發(fā)布：
051127,我試了，是或啊 應(yīng)該是OR吧？ |
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| 7樓： | >>參與討論 |
| 作者： samcushing 于 2005/9/13 13:24:00 發(fā)布：
先上升延分頻，後用下降沿延時(shí)板周期。如圖 |
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| 8樓： | >>參與討論 |
| 作者： samcushing 于 2005/9/13 13:26:00 發(fā)布：
圖怎麼不見(jiàn)了��！ 由鍵盤(pán)畫(huà)了半天 |
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| 9樓： | >>參與討論 |
| 作者： chengj 于 2005/9/15 16:05:00 發(fā)布：
題意不明確 題意不明確，什么1：1又5分頻的？5分頻又相與？ |
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| 10樓： | >>參與討論 |
| 作者： skycanny 于 2005/9/15 21:31:00 發(fā)布：
re 首先要看你被分頻的信號(hào)頻率有多高了 若低，可用1樓的方法 |
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| 11樓： | >>參與討論 |
| 作者： chenkuotao 于 2005/9/16 17:23:00 發(fā)布：
div5.v MODULE div5(clkin,clkout,nrst); input clkin,nrst; OUTPUT clkout; reg clkout; reg [2:0] temp1,temp2; always@(negedge nrst or posedge clkin) begin if( nrst==1'b0) temp1<=3'b000; else if( temp1==3'B100) temp1<=3'b00; else temp1<=temp1+3'B001; end always@(negedge nrst or negedge clkin) begin if( nrst==1'b0) temp2<=3'b000; else if( temp2==3'B100) temp2<=3'b000; else temp2<=temp2+3'B001; end always @( temp1 or temp2 or nrst) begin if( nrst==1'b0) clkout<=1'b0; else if( (temp1+temp2)==8 || (temp1+temp2)==3) clkout<=~clkout; end endMODULE |
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| 12樓： | >>參與討論 |
| 作者： MTTS 于 2005/9/23 16:58:00 發(fā)布：
樓主要的是VHDL，樓主寫(xiě)的是Verilog。 呵呵。 |
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