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請(qǐng)教：如何在verilog hdl實(shí)現(xiàn)用ROM保存波形數(shù)據(jù) |
| 作者：llx 欄目：EDA技術(shù) |
想將波表存在CPLD中，用EPM7032，編譯老是出現(xiàn)warning。 MODULE WaveROM(clk, data) ; input clk ; OUTPUT [7:0] data ; reg [7:0] data, waveTable[0:99] ; integer i ; initial begin data = 8'hff ; for (i=0; i<100; i=i+1) waveTable[i] = 8'h33 ; i = 0 ; end always @ (posedge clk) begin data = waveTable[i] ; i = i + 1 ; if ( i >= 100 ) i = 0 ; end endMODULE |
| 2樓： | >>參與討論 |
| 作者： 吳明詩 于 2005/8/30 20:38:00 發(fā)布：
不嫌麻煩，自己挨個(gè)付值 不能用，這是仿真是才能用的 integer i ; initial begin data = 8'hff ; for (i=0; i<100; i=i+1) waveTable[i] = 8'h33 ; i = 0 ; end |
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| 3樓： | >>參與討論 |
| 作者： lvhualei 于 2005/9/26 10:52:00 發(fā)布：
最好不要用initial 要用reset信號(hào) 進(jìn)行初始化 就不會(huì)出現(xiàn)警告了 |
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