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新手上路，高手進來救救火。。。。 |
| 作者：z41992929 欄目：EDA技術 |
偶現(xiàn)在在學verilog，下面是從書上key下來的，有幾個疑惑： 1.程序中有幾個變量沒定義是什么屬性，怎么可以使用？ 2.這個程序是采用的門級描述，那程序里描述的線網(wǎng)連接是不是和我們平時畫的內(nèi)部結(jié)構(gòu)圖一樣啊？ 3.學這個語言，應該關注哪些重點？？ 小弟新手，想進入這個行業(yè)已經(jīng)很久了，還請高手多多指點。。。。拜謝了先�。� MODULE MSDFF (D,C,Q,Qbar); input D,C; OUTPUT Q,Qbar; not NT1 (NotD,D), NT2 (NotC,C), NT3 (NotY,Y); nand ND1 (D1,D,C), ND2 (D2,C,NotD), ND3 (Y,D1,Ybar), ND4 (Ybar,Y,D2), ND5 (Y1,Y,NotC), ND6 (Y2,NotY,NotC), ND7 (Q,Qbar,Y1), ND8 (Qbar,Y2,Q); endMODULE |
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| 作者： 雷風 于 2005/9/23 16:00:00 發(fā)布：
再仔細看看書吧,先形成一個體系 1 變量沒有定義屬性,默認wire 2 可以這樣理解,連接起來就行了 3 先看書 |
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