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初學(xué)verilog 怪問(wèn)題1？請(qǐng)多指教 |
| 作者：teuton 欄目：EDA技術(shù) |
我新學(xué)cpld，用verilog編程，下載時(shí)遇見(jiàn)這個(gè)問(wèn)題，第一次下載總是不成功， 單是我改動(dòng)程序后就好了，請(qǐng)各位看一下： 源程序： MODULE keyandled (keyin,ledout); input [7:0] keyin; OUTPUT [7:0] ledout; reg [7:0] ledout_reg; always begin ledout_reg=keyin; end assign ledout=ledout_reg; endMODULE 當(dāng)我把 assign ledout =ledout_reg 去掉，然后再次燒錄，肯定是不成功的 我把這句再加上，然后再次燒錄，就ok了，很多程序都是這樣。不知為什么 請(qǐng)高人解釋一下，謝謝！ |
| 2樓： | >>參與討論 |
| 作者： 雷風(fēng) 于 2005/7/12 21:23:00 發(fā)布：
你去掉程序都變了 當(dāng)然不會(huì)成功 |
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| 3樓： | >>參與討論 |
| 作者： 吳明詩(shī) 于 2005/7/12 21:58:00 發(fā)布：
不說(shuō)別的，你想干嘛呢？程序?qū)懙牟粚?duì)呀 |
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| 4樓： | >>參與討論 |
| 作者： 小翠 于 2005/9/4 18:06:00 發(fā)布：
輸出端口 ledout_reg 只是一個(gè)中間 reg 后面的assign 才把值給到輸出端口啊。 沒(méi)有后面的你的輸出就是沒(méi)用的啊當(dāng)然不會(huì)正確啊。 |
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| 5樓： | >>參與討論 |
| 作者： feng_zc 于 2005/9/4 19:23:00 發(fā)布：
把a(bǔ)ssign ledout =ledout_reg 去掉后 程序不完整，輸出沒(méi)賦值，等于一個(gè)空殼。 |
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