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請教各位高手仿真問題

作者：QQ1笑　欄目：EDA技術(shù)

請教各位高手仿真問題

2樓：

>>參與討論

作者： QQ1笑于 2005/9/4 12:27:00 發(fā)布：

請教各位高手仿真問題！急!!!

我做了以下程序，編譯正確，但在元件op7時仿真波形是正確的，可在文件TOPOP7時卻仿真不正確，其中頂文件TOPOP7在調(diào)用元件時就多加了一句程序（下劃線處）。

OP7程序
library ieee;
use ieee.std_logic_1164.all;
--*****************************--
entity OP7 is
  PORT.html">PORT(reset           :in std_logic;
       rd,wr,cs,a0     :in std_logic;
       clk             :in std_logic;
       dout_en         :out std_logic;
       pain            :in std_logic_vector(7 downto 0);
       pbout           :out std_logic_vector(7 downto 0);
       din             :in std_logic_vector(7 downto 0);
       dout            :out std_logic_vector(7 downto 0));
end OP7;
--*****************************--
architecture IO of OP7 is
signal pa_en    :std_logic;
signal pb_en    :std_logic;

-- COMPONENT_DECLARATIONS

  COMPONENT CTRL
  PORT.html">PORT( clk               :in std_logic;
       pa_en,pb_en        :out std_logic;
       cs,wr,rd,a0        :in std_logic);
  END COMPONENT;

  COMPONENT Portin
    PORT(
      PAIN       : IN std_logic_vector (7 DOWNTO 0);
      RESET      : IN std_logic;
      CLK        : IN std_logic;
      PAen       : IN std_logic;
      dout       : OUT std_logic_vector (7 DOWNTO 0));

   END COMPONENT;

  COMPONENT PORT.html">PORTout
  PORT.html">PORT(reset           :in std_logic;
       pb_en           :in std_logic;
       clk             :in std_logic;
       pbout           :out std_logic_vector(7 downto 0);
       din             :in std_logic_vector(7 downto 0));
  END COMPONENT;

BEGIN
  PROCESS(clk)
   begin
   if clk'event and clk='1' then

  dout_en <= not pa_en;
  end if;
end PROCESS;
-- COMPONENT INSTANTIATIONS

  U_CTRL:CTRL
  PORT MAP(
       clk => clk,
       pa_en =>pa_en,
       pb_en =>pb_en,
       cs => cs,
       wr => wr,
       rd => rd,
       a0 => a0);

  U_Portin:Portin
  PORT.html">PORT map(
      PAIN  =>PAIN,
      RESET =>RESET,
      CLK =>CLK,
      PAen =>pa_en,
      dout =>dout);

  U_PORT.html">PORTout:PORT.html">PORTout
  PORT.html">PORT map(
       reset => reset,
       pb_en => pb_en,
       clk => clk,
       pbout => pbout,
       din =>din);
end IO;

TOPOP7程序：
library ieee;
use ieee.std_logic_1164.all;
--*****************************--
entity A8255 is
  PORT.html">PORT(reset           :in std_logic;
       rd,wr,cs,a0     :in std_logic;
       clk             :in std_logic;
       pain            :in std_logic_vector(7 downto 0);
       pbout           :out std_logic_vector(7 downto 0);
       d               :inout std_logic_vector(7 downto 0));
end A8255;
--*****************************--
architecture IO of A8255 is
  signal dout_en :std_logic;
  signal d_out:std_logic_vector(7 downto 0);
-- COMPONENT_DECLARATIONS

  COMPONENT out8255
  PORT.html">PORT(reset           :in std_logic;
       rd,wr,cs,a0     :in std_logic;
       clk             :in std_logic;
       dout_en         :out std_logic;
       pain            :in std_logic_vector(7 downto 0);
       pbout           :out std_logic_vector(7 downto 0);
       din             :in std_logic_vector(7 downto 0);
       dout            :out std_logic_vector(7 downto 0));
  END COMPONENT;
begin
  U_out8255:out8255
    PORT.html">PORT map(
       reset => reset,
       rd => rd,
       wr => wr,
       cs => cs,
       a0 => a0,
       clk => clk,
       dout_en => dout_en,

3樓：	>>參與討論
作者： QQ1笑于 2005/9/4 12:33:00 發(fā)布：仿真現(xiàn)象仿真時總出現(xiàn)這樣的現(xiàn)象！　Ｄ是雙向口，在DIN仿真時正確，DOUT仿真時數(shù)據(jù)為X1XXX1XX

4樓：	>>參與討論
作者： QQ1笑于 2005/9/4 12:59:00 發(fā)布：我查看過以前的貼子我查看過以前的貼子，沒有找到我想找的請大蝦們幫幫忙小妹謝過了！

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