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FPGA如何實現(xiàn)信號倍頻 |
| 作者：skycanny 欄目：EDA技術(shù) |
我想用FPGA實現(xiàn)信號的倍頻，信號的相位和頻率都是變化的，頻率的變化范圍是（141K,817K），想實現(xiàn)32或者128倍頻，有沒有好的方法啊，請幫忙 謝謝！ |
| 2樓： | >>參與討論 |
| 作者： 吳明詩 于 2005/8/31 14:12:00 發(fā)布：
不好說呀，基本不可能 純數(shù)字倍頻實現(xiàn)起來不難，也就是信號分兩路，一路稍微延遲一下，然后兩路相異或（不過你的信號太低了，沒什么效果）。不過不穩(wěn)定呀。高級的fpga雖說有時鐘管理器，但是，好像你這么低的而且變化的就不能用了。對模擬鎖相環(huán)不是很了解，你查查資料試試，fpga就不用想了。 |
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| 3樓： | >>參與討論 |
| 作者： ohoyeah 于 2005/8/31 18:19:00 發(fā)布：
好象FPGA里面的鎖相環(huán)DLL倍頻要經(jīng)過好幾個回合才能倍頻一次 |
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| 4樓： | >>參與討論 |
| 作者： 吳明詩 于 2005/8/31 18:23:00 發(fā)布：
對頻率有要求，這么低的根本不行。 |
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| 5樓： | >>參與討論 |
| 作者： skycanny 于 2005/9/1 8:47:00 發(fā)布：
re 對于固定頻率的延時后異或還可以，關(guān)鍵問題是頻率和相位還在變化 而且根本不能用FPGA里面的DLL 還有要求必須用FPGA實現(xiàn) |
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| 6樓： | >>參與討論 |
| 作者： 吳明詩 于 2005/9/1 9:19:00 發(fā)布：
對了，這么低的頻率完全可以用計數(shù)器來延時呀，延時比較精確 數(shù)字也就這個法了 |
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| 7樓： | >>參與討論 |
| 作者： 吳明詩 于 2005/9/1 9:20:00 發(fā)布：
不過，延時又不太一樣，不好做 |
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| 8樓： | >>參與討論 |
| 作者： sirc 于 2005/9/3 13:40:00 發(fā)布：
數(shù)字鎖相環(huán) 大致可以利用數(shù)字鎖相環(huán)的原理，前兩天21ic首頁上有鏈接的。 沒有詳細看，系統(tǒng)需要一個高頻的時鐘信號，最后倍頻的輸出信號 相位會漂移的。 “一種基于FPGA實現(xiàn)的全數(shù)字鎖相環(huán)” 來源：電子技術(shù)應(yīng)用 作者：龐 浩 王贊基 |
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