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| 作者：lianyou102 欄目：EDA技術(shù) |
LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY F_ADDER IS PORT(ain,bin,cin:IN STD_LOGIC; cout,sum:OUT STD_LOGIC); END ENTITY F_ADDER; ARCHITECTURE FD1 OF F_ADDER IS COMPONENT H_ADDER PORT( a,b: IN STD_LOGIC; co,so:out std_logic); end component; component OR2 PORT( q,w:in std_logic; r:out std_logic); end component; SIGNAL d,e,f:STD_LOGIC; BEGIN U1:H_ADDER PORT MAP(a=>ain,b=>bin,co=>d,so=>e); U2:H_ADDER PORT MAP(a=>e,b=>cin,co=>f,so=>sum); U3: OR2 PORT MAP(q=>d,w=>f,r=>cout); end architecture FD1; 軟件提示出錯：q,w,r沒定義PORT 不知道為什么？？？謝謝指點 |
| 2樓： | >>參與討論 |
| 作者： n3207 于 2005/9/2 12:26:00 發(fā)布：
你看明白了嗎？沒看明白，再找?guī)讉�例子看看 |
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