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關(guān)于ALTERA，CPLD的輸出電壓接口，請(qǐng)看這三張圖， |
| 作者：bluefancy 欄目：EDA技術(shù) |
既然有前兩種解法，為什么還要第三種的開(kāi)漏輸出方式？ 謝謝！ |
| 2樓： | >>參與討論 |
| 作者： bluefancy 于 2005/3/17 11:33:00 發(fā)布：
第一種
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| 3樓： | >>參與討論 |
| 作者： bluefancy 于 2005/3/17 11:34:00 發(fā)布：
第二種
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| 4樓： | >>參與討論 |
| 作者： bluefancy 于 2005/3/17 11:36:00 發(fā)布：
第三種
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| 5樓： | >>參與討論 |
| 作者： xjg1111 于 2005/3/18 8:11:00 發(fā)布：
第三種是為三態(tài)輸出準(zhǔn)備的。 一些總線用法為了防止沖突，是要根據(jù)時(shí)序三態(tài)輸出的。 其實(shí)上面兩個(gè)雖然有一個(gè)MOS作為開(kāi)關(guān)，并不能實(shí)現(xiàn)此功能。 |
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| 6樓： | >>參與討論 |
| 作者： bluefancy 于 2005/3/18 17:35:00 發(fā)布：
還是不太明白，第三種既然外面接了上拉電阻，還如何實(shí)現(xiàn)三態(tài) |
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| 7樓： | >>參與討論 |
| 作者： daiduohao 于 2005/3/18 18:31:00 發(fā)布：
re 第三種情況無(wú)法實(shí)現(xiàn)三態(tài)，OD門(mén)在沒(méi)有上拉電阻的時(shí)候只能輸出“0”和高阻，上拉的時(shí)候，高阻的時(shí)候從電源取電，于是就變成了“1”。OD主要用于混合電壓接口，線與當(dāng)然也是它的特點(diǎn)了，當(dāng)然，帶來(lái)的負(fù)面影響就是翻轉(zhuǎn)速度受上拉電阻阻值的影響。 |
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| 8樓： | >>參與討論 |
| 作者： superzbs 于 2005/3/18 18:57:00 發(fā)布：
daiduohao解釋的非常清楚,佩服 |
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| 9樓： | >>參與討論 |
| 作者： leigh28 于 2005/3/18 18:59:00 發(fā)布：
標(biāo)題寫(xiě)得很清楚啊 第三種接法是為了使低Vccio的ALTERA器件（比如1.8V）與5V器件兼容而采用的接法 我的看法是，對(duì)于低Vccio器件如果也采用前兩種解法的話會(huì)在輸出為高的時(shí)候產(chǎn)生過(guò)大的灌電流，對(duì)電源形成過(guò)大噪聲 |
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| 10樓： | >>參與討論 |
| 作者： xjg1111 于 2005/3/19 22:23:00 發(fā)布：
對(duì)了，第三種是為適應(yīng)多種IO電壓準(zhǔn)備的。 |
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| 11樓： | >>參與討論 |
| 作者： bluefancy 于 2005/3/20 9:34:00 發(fā)布：
還想請(qǐng)教一下，第三種情況開(kāi)漏輸出，是不是在QII或MAX PLUS II 中可以將管腳設(shè)成這樣？謝謝！ 用前面兩種接法不就實(shí)現(xiàn)了與不同IO電壓接口嗎？何必又需要第三種情況？謝謝！ |
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| 12樓： | >>參與討論 |
| 作者： bluefancy 于 2005/3/21 8:45:00 發(fā)布：
還想再請(qǐng)教一下，第三種情況開(kāi)漏輸出，是不是在QII或MAX PLUS II 中可以將管腳設(shè)成這樣？謝謝！ 用前面兩種接法不就實(shí)現(xiàn)了與不同IO電壓接口嗎？何必又需要第三種情況？謝謝！ |
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| 13樓： | >>參與討論 |
| 作者： daiduohao 于 2005/3/21 17:12:00 發(fā)布：
re 開(kāi)漏輸出需要VHDL/Verilog配合，在輸出‘1’的時(shí)候?qū)懗奢敵觥甖’，然后在綜合器上設(shè)置Auto Open Drain，就可以生成的三種電路。 |
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| 14樓： | >>參與討論 |
| 作者： bluefancy 于 2005/3/21 18:46:00 發(fā)布：
謝謝 daiduohao,xjg1111DEde的指點(diǎn)！ |
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| 15樓： | >>參與討論 |
| 作者： luoqiang28 于 2005/3/23 17:24:00 發(fā)布：
很受用 |
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| 16樓： | >>參與討論 |
| 作者： bluefancy 于 2005/3/24 8:15:00 發(fā)布：
再請(qǐng)教，這三張圖中的外部上拉電阻值如何估算！謝謝！ |
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| 17樓： | >>參與討論 |
| 作者： daiduohao 于 2005/3/24 18:25:00 發(fā)布：
re 不用計(jì)算，給你一個(gè)經(jīng)驗(yàn)值，上拉電阻用1K－10K左右錯(cuò)不了，4.7K或者5.1K比較合適，如果確實(shí)驅(qū)動(dòng)還不夠（除非下面掛好多芯片才會(huì)不夠），就減小上拉電阻的阻值，如果在1K一下還搞不定，那你就增加一個(gè)16244/16245之類的驅(qū)動(dòng)芯片了，呵呵。 |
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| 18樓： | >>參與討論 |
| 作者： bluefancy 于 2005/3/25 8:47:00 發(fā)布：
謝謝了！ |
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