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實現(xiàn)實時信號延時1000個clk的實現(xiàn)方法，請指教 |
| 作者：avlicht 欄目：EDA技術 |
由于系統(tǒng)需要將一個實時信號延時1000個clk后輸出，現(xiàn)做如下設想： 1）用移位寄存器實現(xiàn)，但是不知道怎么做，況且規(guī)模也太龐大了。 2）象移位一個clk那樣，用D觸發(fā)器實現(xiàn)，但是又類似于1）的方法，不太現(xiàn)實。 3）用計數(shù)器實現(xiàn)，但是實時信號已經失去意義了。 現(xiàn)在沒有辦法了，請大家給點建議。謝謝！ |
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| 作者： redstar 于 2005/3/19 20:31:00 發(fā)布：
FIFO+計數(shù)器 如果片內有存儲器，可以使用同步片內FIFO，另外使用一個10比特計數(shù)器，計數(shù)滿1000后開始讀取FIFO，以后每寫一個數(shù)據(jù)，即可讀一個數(shù)據(jù)。 |
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| 作者： jokeshe 于 2005/3/20 17:10:00 發(fā)布：
LUT 用LUT實現(xiàn)，XILINX的FPGA的一個LUT可是實現(xiàn)16位的移位，叫做SRL16。 |
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| 作者： avlicht 于 2005/3/22 19:21:00 發(fā)布：
to redstar 謝謝你redstar，是個好想法，但是所用的FIFO的深度會不會太深了，實現(xiàn)起來會比較困難。請詳細告知其實現(xiàn)方法，謝謝！ |
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| 5樓： | >>參與討論 |
| 作者： avlicht 于 2005/3/22 19:28:00 發(fā)布：
謝謝 jokeshe 不是太明白，要移的位數(shù)實在太多了，這樣用是否太浪費了，實現(xiàn)起來會不會比較困 難？ 我快要崩潰了， 請大家給支個招吧，謝謝！ |
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| 作者： luoqiang28 于 2005/3/23 17:20:00 發(fā)布：
redstar的方法很好，并且不難實現(xiàn) |
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| 7樓： | >>參與討論 |
| 作者： avlicht 于 2005/3/23 18:56:00 發(fā)布：
TO luoqiang28 我想知道，實現(xiàn)這樣一個延時需要多深的FIFO，謝謝！ |
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