數(shù)字示波器是數(shù)據(jù)采集，A/D轉(zhuǎn)換，軟件編程等一系列的技術(shù)制造出來的高性能示波器。數(shù)字示波器一般支持多級(jí)菜單，能提供給用戶多種選擇，多種分析功能。還有一些示波器可以提供存儲(chǔ)，實(shí)現(xiàn)對(duì)波形的保存和處理。 目前高端數(shù)字示波器主要依靠美國(guó)技術(shù)，對(duì)于300MHz帶寬之內(nèi)的示波器，目前國(guó)內(nèi)品牌的示波器在性能上已經(jīng)可以和國(guó)外品牌抗衡，且具有明顯的性價(jià)比優(yōu)勢(shì)。

　　隨著電子技術(shù)的發(fā)展，數(shù)字示波器憑借數(shù)字技術(shù)和軟件大大擴(kuò)展了工作能力，早期產(chǎn)品的取樣率低、存在較大死區(qū)時(shí)間、屏幕刷新率低等不足得到較大改善，以前難以觀察的調(diào)制信號(hào)、通訊眼圖、視頻信號(hào)等復(fù)合信號(hào)越來越容易觀察。數(shù)字示波器可以對(duì)數(shù)據(jù)進(jìn)行運(yùn)算和分析，特別適合于捕獲復(fù)雜動(dòng)態(tài)信號(hào)中產(chǎn)生的全部細(xì)節(jié)和異?，F(xiàn)象，因而在科學(xué)研究、工業(yè)生產(chǎn)中得到了廣泛的應(yīng)用。為了讓示波器工作在合格的狀態(tài)，對(duì)示波器定期、快速、全面的檢定，保證其量值溯源，是擺在測(cè)試工程師面前的一項(xiàng)緊迫任務(wù)。

　　1 系統(tǒng)組成

　　設(shè)計(jì)的數(shù)字示波器總體框圖如圖1所示。

　　系統(tǒng)主要包括信號(hào)調(diào)理模塊、A/D轉(zhuǎn)換模塊、控制器模塊、時(shí)鐘產(chǎn)生模塊、觸發(fā)電路、數(shù)據(jù)緩存模塊、數(shù)據(jù)快速處理模塊、輸入模塊及顯示模塊?？刂破髂K由MSP430單片機(jī)組成，用來控制信號(hào)調(diào)理模塊和A/D轉(zhuǎn)換模塊以及按鍵輸入；時(shí)鐘產(chǎn)生模塊、數(shù)據(jù)緩存模塊，數(shù)據(jù)快速處理模塊這三個(gè)部分在FPGA內(nèi)部完成；數(shù)據(jù)快速處理模塊是由基于FPGA的SoPC來完成的，同時(shí)SoPC還控制TFT液晶的顯示。

　　2 系統(tǒng)理論分析及硬件實(shí)現(xiàn)

　　2.1 信號(hào)調(diào)理模塊

　　信號(hào)調(diào)理電路包括衰減網(wǎng)絡(luò)、電壓跟隨電路、程控放大電路和直流偏置電路等。信號(hào)調(diào)理電路框圖如圖2所示。

　　為了保證輸入信號(hào)在AD芯片的參考電壓范圍內(nèi)，當(dāng)大信號(hào)輸入時(shí)，必須通過衰減網(wǎng)絡(luò)對(duì)其進(jìn)行衰減，以滿足A/D采集電路的電壓要求。通過電阻網(wǎng)絡(luò)分壓實(shí)現(xiàn)信號(hào)的衰減，衰減倍數(shù)有1/2和1/20兩種，通過單片機(jī)控制繼電器（TQ2-5），實(shí)現(xiàn)對(duì)兩種衰減倍數(shù)的切換；另外，電容網(wǎng)絡(luò)是進(jìn)行相位補(bǔ)償，通過可調(diào)電容可以實(shí)現(xiàn)相位的補(bǔ)償。電壓跟隨電路作為隔離級(jí)，可減小后級(jí)電路對(duì)前級(jí)電路的影響。電壓跟隨電路由TI公司的OPA656構(gòu)成，OPA656是寬帶單位增益穩(wěn)定FET輸入運(yùn)算放大器。

　　程控放大電路由程控增益芯片AD603和雙通道串口數(shù)/模轉(zhuǎn)換器TLV5638組成。單片機(jī)通過控制TLV5638的通道A產(chǎn)生高模擬電壓，用于調(diào)節(jié)AD603的放大倍數(shù)。直流偏置電路中，單片機(jī)控制TLV5638,使其OUTB引腳輸出一個(gè)直流電壓，該電壓經(jīng)過NE5532組成的等比例反向器后接到OPA656的反向輸入端，可以通過這個(gè)電壓來確定OPA656的輸出，反映到屏幕上是波形的中線位置。如果液晶顯示的波形偏下或者偏上，可以調(diào)節(jié)TLV5638的B端輸出來調(diào)節(jié)。

　　2.2 采樣分析及A/D數(shù)據(jù)采集電路

　　對(duì)于信號(hào)的采樣分為兩種方法，實(shí)時(shí)采樣和等效采樣。實(shí)時(shí)取樣對(duì)波形進(jìn)行等時(shí)間間隔取樣，按照取樣先后的次序進(jìn)行A/D轉(zhuǎn)換，并存入存儲(chǔ)器中。等效時(shí)間取樣方式是先采用"取樣技術(shù)",將周期性的高頻信號(hào)變換成波形與其相似的周期性低頻信號(hào)，然后再做進(jìn)一步的處理，因而可以比較容易地獲得很寬的頻帶寬度。但等效時(shí)間取樣僅限于處理重復(fù)性的周期信號(hào)。圖3是實(shí)時(shí)采樣和等效采樣的對(duì)比。

　　由于系統(tǒng)的時(shí)鐘為50MHz,綜合以上考慮和現(xiàn)實(shí)要求，該系統(tǒng)采用了等效采樣和實(shí)時(shí)采樣兩種采樣方式。當(dāng)輸入信號(hào)頻率低于10M-Hz,選用實(shí)時(shí)采樣；反之，選用等效采樣。數(shù)據(jù)采集電路中AD芯片選用TI公司的ADS830E,它是一個(gè)單通道并行8位的模/數(shù)轉(zhuǎn)換器，采樣速率可達(dá)60 MHz.為了減少硬件電路的設(shè)計(jì)和消除其他信號(hào)的干擾，A/D數(shù)據(jù)采集中的采樣時(shí)鐘由FPGA提供。

　　2.3 單片機(jī)控制模塊設(shè)計(jì)

　　單片機(jī)控制模塊采用TI公司的MSP430F149單片機(jī)。MSP430F149控制信號(hào)調(diào)理模塊以及按鍵的輸入等。

　　2.4 系統(tǒng)中FPGA設(shè)計(jì)

　　FPGA（Field-Programmable Gate Array），即現(xiàn)場(chǎng)可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專用集成電路（ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。FPGA一般來說比ASIC（專用集成芯片）的速度要慢，無法完成復(fù)雜的設(shè)計(jì)，而且消耗更多的電能。但是他們也有很多的優(yōu)點(diǎn)比如可以快速成品，可以被修改來改正程序中的錯(cuò)誤和更便宜的造價(jià)。廠商也可能會(huì)提供便宜的但是編輯能力差的FPGA.因?yàn)檫@些芯片有比較差的可編輯能力，所以這些設(shè)計(jì)的開發(fā)是在普通的FPGA上完成的，然后將設(shè)計(jì)轉(zhuǎn)移到一個(gè)類似于ASIC的芯片上。另外一種方法是用CPLD（復(fù)雜可編程邏輯器件備）。

　　2.4.1 時(shí)鐘分頻電路設(shè)計(jì)

　　該數(shù)據(jù)采集系統(tǒng)具有比較寬的測(cè)量范圍，在FPGA內(nèi)部設(shè)計(jì)了一個(gè)分頻電路，用來實(shí)現(xiàn)針對(duì)不同頻率的被測(cè)信號(hào)選擇不同的采樣頻率，確保采集數(shù)據(jù)更加。圖4是使用Verilog實(shí)現(xiàn)的分頻電路，該電路可以實(shí)現(xiàn)對(duì)50 MHz頻率的時(shí)鐘源進(jìn)行分頻。分頻比可由程序控制，從而使時(shí)鐘滿足A/D采集的需求。

　　2.4.2 FIFO及觸發(fā)電路設(shè)計(jì)

　　FIFO是英文First In First Out 的縮寫，是一種先進(jìn)先出的數(shù)據(jù)緩存器，他與普通存儲(chǔ)器的區(qū)別是沒有外部讀寫地址線，這樣使用起來非常簡(jiǎn)單，但缺點(diǎn)就是只能順序?qū)懭霐?shù)據(jù)，順序的讀出數(shù)據(jù)，其數(shù)據(jù)地址由內(nèi)部讀寫指針自動(dòng)加1完成，不能像普通存儲(chǔ)器那樣可以由地址線決定讀取或?qū)懭肽硞€(gè)指定的地址。

　　該系統(tǒng)利用FPGA設(shè)計(jì)大小為1 024 B的FIFO,實(shí)現(xiàn)對(duì)A/D采集數(shù)據(jù)的快速存儲(chǔ)。A/D采集電路開啟時(shí)，F(xiàn)IFO開始存儲(chǔ)數(shù)據(jù)。利用FPGA設(shè)計(jì)的FIFO如圖5所示。

　　當(dāng)FIFO所存儲(chǔ)的數(shù)據(jù)在屏幕上還原出波形時(shí)，選取一個(gè)固定的起始點(diǎn)，使后面的波形能夠連續(xù)且沒有重疊的在屏幕上顯示。這個(gè)起始點(diǎn)反映到系統(tǒng)中就是觸發(fā)信號(hào)。該系統(tǒng)中采用內(nèi)部軟件觸發(fā)方式，通過軟件設(shè)置觸發(fā)電平。所設(shè)置的施密特觸發(fā)器參數(shù)易于修改，從而抑制比較器產(chǎn)生的毛刺。當(dāng)采樣值大于觸發(fā)電平，則產(chǎn)生觸發(fā)。該方式充分利用了FPGA的資源，減少外圍電路，消除硬件毛刺產(chǎn)生的干擾，易于調(diào)整觸發(fā)電壓。

　　2.4.3 SoPC系統(tǒng)設(shè)計(jì)

　　SOPC設(shè)計(jì)技術(shù)涵蓋了嵌入式系統(tǒng)設(shè)計(jì)技術(shù)的全部?jī)?nèi)容，除了以處理器和實(shí)時(shí)多任務(wù)操作系統(tǒng)（RTOS）為中心的軟件設(shè)計(jì)技術(shù)、以PCB和信號(hào)完整性分析為基礎(chǔ)的高速電路設(shè)計(jì)技術(shù)以外，SOPC還涉及目前以引起普遍關(guān)注的軟硬件協(xié)同設(shè)計(jì)技術(shù)。由于SOPC的主要邏輯設(shè)計(jì)是在可編程邏輯器件內(nèi)部進(jìn)行，而BGA封裝已被廣泛應(yīng)用在微封裝領(lǐng)域中，傳統(tǒng)的調(diào)試設(shè)備，如：邏輯分析儀和數(shù)字示波器，已很難進(jìn)行直接測(cè)試分析，因此，必將對(duì)以仿真技術(shù)為基礎(chǔ)的軟硬件協(xié)同設(shè)計(jì)技術(shù)提出更高的要求。同時(shí)，新的調(diào)試技術(shù)也已不斷涌現(xiàn)出來，如Xilinx公司的片內(nèi)邏輯分析儀Chip Scope ILA就是一種價(jià)廉物美的片內(nèi)實(shí)時(shí)調(diào)試工具。

　　由于采集的數(shù)字信號(hào)需要進(jìn)行高速處理，因此本設(shè)計(jì)利用了FPGA,高效的SoPC,對(duì)FIFO（數(shù)據(jù)緩存）中的數(shù)據(jù)進(jìn)行處理，并控制TFT液晶顯示所采集信號(hào)的波形。

　　3 系統(tǒng)軟件設(shè)計(jì)

　　系統(tǒng)軟件設(shè)計(jì)實(shí)現(xiàn)了人機(jī)交互、信息提示、系統(tǒng)啟動(dòng)與復(fù)位等功能。系統(tǒng)軟件設(shè)計(jì)如圖6所示，該系統(tǒng)包含采樣時(shí)鐘產(chǎn)生單元、顯存控制單元、TFT液晶顯示和可編程放大控制等模塊。Verilog可以形成原理圖，對(duì)其進(jìn)行仿真實(shí)現(xiàn)，而且SoPC配置的軟核CPU允許掛接這些單元，很容易實(shí)現(xiàn)總體功能的合理規(guī)劃。

　　4 系統(tǒng)測(cè)試分析

　?。?）單次觸發(fā)掃描測(cè)試，觀察設(shè)計(jì)的示波器能否產(chǎn)生掃描電壓，并在信號(hào)上升沿開始顯示波形。觀察結(jié)果能夠產(chǎn)生掃描電壓，并顯示波形。

　?。?）經(jīng)測(cè)量得到輸入短路時(shí)輸出噪聲的峰-峰值為1.72 mV.

　?。?）100 kHz方波校準(zhǔn)信號(hào)的電壓幅值為0.308 V,誤差為0.69%.

　?。?）垂直靈敏度測(cè)試。正弦信號(hào)頻率為10 kHz,記錄數(shù)據(jù)如表1所示。

　　由表2中數(shù)據(jù)可知，測(cè)量結(jié)果都在測(cè)量誤差允許范圍內(nèi)，很好地完成了設(shè)計(jì)任務(wù)。

　　5 結(jié)語

　　該系統(tǒng)的突出特點(diǎn)采用FPGA作為控制器，同時(shí)結(jié)合NIOS軟核的優(yōu)勢(shì)，實(shí)現(xiàn)了數(shù)字示波器的設(shè)計(jì)。結(jié)果表明，系統(tǒng)總體功能完善，集成度高，全數(shù)字化，體積小，重量輕，可靠性高，易于程控，使用靈活。