摘  要： 在空間相機(jī)數(shù)據(jù)采集應(yīng)用中，為了滿足電路板體積重量以及可擴(kuò)展性的要求，利用FPGA作為主控芯片，控制相機(jī)進(jìn)行數(shù)據(jù)采集和傳輸。在數(shù)據(jù)通信系統(tǒng)中，F(xiàn)PGA替代了傳統(tǒng)的單片機(jī)作為CAN總線的主控制器，并給出了詳細(xì)的硬件電路設(shè)計(jì)方法。在對(duì)CAN協(xié)議控制器SJA1000進(jìn)行功能及時(shí)序分析后，利用硬件語(yǔ)言對(duì)其通信流程進(jìn)行設(shè)計(jì)。

　　CAN總線是由ISO定義的串行通信總線，主要用于各種過(guò)程檢測(cè)及控制。它是一種多主總線，具有高位速率和高抗電磁干擾性，而且能夠檢測(cè)出傳輸中產(chǎn)生的任何錯(cuò)誤。顯著的優(yōu)點(diǎn)使得CAN總線成為國(guó)際上應(yīng)用廣泛的現(xiàn)場(chǎng)總線標(biāo)準(zhǔn)之一 .

　　CAN是控制器局域網(wǎng)絡(luò)的簡(jiǎn)稱，是由研發(fā)和生產(chǎn)汽車電子產(chǎn)品著稱的德國(guó)BOSCH公司開發(fā)了的，并終成為國(guó)際標(biāo)準(zhǔn)（ISO118?8）。是國(guó)際上應(yīng)用廣泛的現(xiàn)場(chǎng)總線之一。 在北美和西歐，CAN總線協(xié)議已經(jīng)成為汽車計(jì)算機(jī)控制系統(tǒng)和嵌入式工業(yè)控制局域網(wǎng)的標(biāo)準(zhǔn)總線，并且擁有以CAN為底層協(xié)議專為大型貨車和重工機(jī)械車輛設(shè)計(jì)的J1939協(xié)議。近年來(lái)，其所具有的高可靠性和良好的錯(cuò)誤檢測(cè)能力受到重視，被廣泛應(yīng)用于汽車計(jì)算機(jī)控制系統(tǒng)和環(huán)境溫度惡劣、電磁輻射強(qiáng)和振動(dòng)大的工業(yè)環(huán)境

　　由于其優(yōu)良的性能及獨(dú)特的設(shè)計(jì)，CAN總線已被廣泛地應(yīng)用于各種分布式控制系統(tǒng)中。特別是由于CAN總線具有抗干擾性強(qiáng)、高數(shù)據(jù)傳輸率、低成本等優(yōu)點(diǎn)，在小衛(wèi)星和微小衛(wèi)星中得到了越來(lái)越廣泛的應(yīng)用。在衛(wèi)星有效載荷數(shù)據(jù)控制傳輸中也會(huì)應(yīng)用，如空間相機(jī)數(shù)據(jù)通信方面。

　　1 數(shù)據(jù)通信系統(tǒng)

　　數(shù)據(jù)通信系統(tǒng)計(jì)算機(jī)網(wǎng)絡(luò)中，數(shù)據(jù)通信系統(tǒng)的任務(wù)是：把數(shù)據(jù)源計(jì)算機(jī)所產(chǎn)生的數(shù)據(jù)迅速、可靠、準(zhǔn)確地傳輸?shù)綌?shù)據(jù)宿（目的）計(jì)算機(jī)或?qū)Ｓ猛庠O(shè)。從計(jì)算機(jī)網(wǎng)絡(luò)技術(shù)的組成部分來(lái)看，一個(gè)完整的數(shù)據(jù)通信系統(tǒng)，一般有以下幾個(gè)部分組成：數(shù)據(jù)終端設(shè)備，通信控制器，通信信道，信號(hào)變換器。

　　一般來(lái)說(shuō)，每個(gè)CAN模塊能夠被分成三個(gè)不同的功能塊，其結(jié)構(gòu)如圖1所示[2].CAN總線收發(fā)器提供CAN協(xié)議控制器與物理總線之間的接口，控制從CAN 控制器到總線物理層或相反的邏輯電平信號(hào)。它的性能決定了總線接口、總線終端、總線長(zhǎng)度和節(jié)點(diǎn)數(shù)，是影響整個(gè)總線網(wǎng)絡(luò)通信性能的關(guān)鍵因素之一。CAN控制器執(zhí)行在CAN 規(guī)范里規(guī)定的CAN協(xié)議，它通常用于報(bào)文緩沖和驗(yàn)收濾波，對(duì)外具有與主控制器和總線收發(fā)器的接口。

　　在本項(xiàng)目的特殊環(huán)境要求下，使用FPGA作為主控芯片，控制空間相機(jī)進(jìn)行數(shù)據(jù)采集與傳輸，并通過(guò)CAN總線進(jìn)行數(shù)據(jù)收發(fā)。較之傳統(tǒng)設(shè)計(jì)使用的單片機(jī)，F(xiàn)PGA能夠在速度和體積上有更好的適應(yīng)性。FPGA一方面減少了電路板的復(fù)雜程度，縮短了實(shí)現(xiàn)周期，另一方面是FPGA具有豐富的資源、超高的性能和靈活的可編程性[3],提高了整個(gè)設(shè)備的可靠性，大大增強(qiáng)了電路板設(shè)計(jì)的靈活性和可擴(kuò)展性。

　　2 通信系統(tǒng)接口設(shè)計(jì)

　　通信接口是指中央處理器和標(biāo)準(zhǔn)通信子系統(tǒng)之間的接口。 如：RS232接口。RS232接口就是串口，電腦機(jī)箱后方的9芯插座，旁邊一般有 "|O|O|" 樣標(biāo)識(shí)。

　　計(jì)算機(jī)與計(jì)算機(jī)或計(jì)算機(jī)與終端之間的數(shù)據(jù)傳送可以采用串行通訊和并行通訊二種方式。由于串行通訊方式具有使用線路少、成本低，特別是在遠(yuǎn)程傳輸時(shí)，避免了多條線路特性的不一致而被廣泛采用。 在串行通訊時(shí)，要求通訊雙方都采用一個(gè)標(biāo)準(zhǔn)接口，使不同 的設(shè)備可以方便地連接起來(lái)進(jìn)行通訊。

　　電路設(shè)計(jì)如圖2所示。SJA1000的AD0~AD7地址數(shù)據(jù)復(fù)用端口、ALE地址鎖存端口、讀使能信號(hào)RD、寫使能信號(hào)WR、片選CS端口， 均通過(guò)雙向總線收發(fā)器74ALVC164245與FPGA的I/O口相連[4].這是因?yàn)镕PGA的3.3 V的LVTTL電平不支持SJA1000的5 V TTL電平，所以利用雙向總線收發(fā)器實(shí)現(xiàn)兩器件信號(hào)的電平轉(zhuǎn)換。SJA1000的中斷輸出信號(hào)INT連入FPGA,這樣CAN通信就可以采用中斷或查詢兩種方式。RST端口的電路實(shí)現(xiàn)SJA1000的上電自動(dòng)復(fù)位功能。MODE模式選擇端接+5 V,設(shè)置SJA1000控制器為Intel模式。SJA1000的時(shí)鐘晶振采用16 MHz,頻率調(diào)整電容取15 pF.設(shè)計(jì)中CAN總線的終端電阻取120Ω[5].CAN 驅(qū)動(dòng)器PCA82C250的RS腳為工作模式選擇位，接地工作于高速模式，接高工作于待機(jī)模式。系統(tǒng)通過(guò)電阻R將芯片設(shè)定于斜率控制模式， 電阻值為47 kΩ，這時(shí)CAN總線應(yīng)工作于低速模式，可提高CAN總線抵抗射頻干擾的能力。在這種情況下，可直接使用非屏蔽雙絞線作為總線[6].

　　在接口設(shè)計(jì)中，有幾點(diǎn)需要注意：（1）SJA1000的INT端口是開漏輸出，所以在使用時(shí)應(yīng)該加上拉電阻，不然電平一直為低，無(wú)法實(shí)現(xiàn)中斷方式。（2）電平信號(hào)AD0~AD7必須按順序連接在總線收發(fā)器74ALVC164245的一個(gè)8位端口上，不可分開。

　　3 通信系統(tǒng)軟件設(shè)計(jì)

　　3.1 系統(tǒng)流程設(shè)計(jì)

　　CAN總線通信模塊的控制主要包括三大部分：CAN總線節(jié)點(diǎn)初始化、報(bào)文發(fā)送和報(bào)文接收。主流程如圖3所示。

　　CAN節(jié)點(diǎn)主程序主要包括：作為主控制器的FPGA的初始化、CAN控制器初始化、寄存器狀態(tài)查詢、接收發(fā)送報(bào)文以及數(shù)據(jù)處理。在此設(shè)計(jì)中，由于通信模塊對(duì)接收數(shù)據(jù)的實(shí)時(shí)性要求并不是很高，因此CAN總線的接收和發(fā)送采用查詢方式[7].在整個(gè)流程實(shí)現(xiàn)中，主要是對(duì)CAN控制器SJA1000中的寄存器進(jìn)行讀寫操作。

　　3.2 讀寫流程控制

　　SJA1000是一種獨(dú)立的CAN控制器，主要用于移動(dòng)目標(biāo)和一般工業(yè)環(huán)境中的區(qū)域網(wǎng)絡(luò)控制。它是Philips半導(dǎo)體公司PCA82C200 CAN 控制器（BasicCAN）的替代產(chǎn)品，而且它增加了一種新的操作模式--PeliCAN,這種模式支持具有很多新特性的CAN 2.0B協(xié)議。

　　SJA1000 的數(shù)據(jù)和地址信號(hào)為時(shí)分復(fù)用，而FPGA 中不存在地址的概念，因此在讀寫寄存器時(shí)，要把SJA1000 中的寄存器地址當(dāng)作數(shù)據(jù)寫入。所以在系統(tǒng)的頂層模塊設(shè)計(jì)中，將設(shè)計(jì)一個(gè)讀寫子模塊來(lái)專門產(chǎn)生對(duì)CAN寄存器進(jìn)行讀寫控制的時(shí)序，而主模塊則只對(duì)通信流程進(jìn)行描述。讀寫時(shí)序的狀態(tài)機(jī)流程圖如圖4所示。在IDLE狀態(tài)，對(duì)接口信號(hào)進(jìn)行初始化，其中地址鎖存信號(hào)ALE為低電平、寫信號(hào)WR 為高電平、讀信號(hào)RD為高電平、片選信號(hào)CS 為高電平、地址數(shù)據(jù)復(fù)用總線ADDR為高阻態(tài)、writeover和readover為低電平（writeover為高電平表示一個(gè)寫時(shí)序的完成， readover為高電平表示一個(gè)讀時(shí)序的完成） .另外對(duì)于主模塊的控制信號(hào)start和iswr,當(dāng)start為低電平時(shí)繼續(xù)在IDLE狀態(tài)循環(huán)，反之則進(jìn)入寫地址狀態(tài)Address0、Address1.然后根據(jù)iswr信號(hào)是高電平或低電平而進(jìn)入寫數(shù)據(jù)進(jìn)程或讀數(shù)據(jù)進(jìn)程。讀寫數(shù)據(jù)過(guò)程均由兩個(gè)狀態(tài)完成，分別是RD0、RD1、WR0、WR1.當(dāng)一個(gè)完整的讀或?qū)懖僮魍瓿蓵r(shí)，進(jìn)入IDLE狀態(tài)。每一個(gè)狀態(tài)描述了ALE、WR、RD、CS、DIR1、ADDR的變化。這里為了便于描述，設(shè)1為高電平，0為低電平，對(duì)以上幾個(gè)信號(hào)在各個(gè)狀態(tài)的值進(jìn)行說(shuō)明，將信號(hào)組{ALE、WR、RD、CS、DIR1}設(shè)為CtrS.

　　FPGA的時(shí)鐘為5 MHz,用以上狀態(tài)機(jī)來(lái)實(shí)現(xiàn)SJA1000 寄存器的讀寫，在設(shè)計(jì)中每個(gè)狀態(tài)占用的時(shí)間是一個(gè)周期，即200 ns.按照SJA1000 接口讀寫時(shí)序參數(shù)可知[8],片選信號(hào)必須在讀寫信號(hào)有效之前變?yōu)橛行?，并且讀信號(hào)有效時(shí)存儲(chǔ)數(shù)據(jù)總線上的數(shù)據(jù)。如此，設(shè)計(jì)的時(shí)序符合時(shí)序參數(shù)要求。其他的時(shí)序設(shè)計(jì)都要嚴(yán)格按照時(shí)序參數(shù)表來(lái)設(shè)計(jì)。

　　在編寫讀寫模塊時(shí)，需注意雙向總線的編寫技巧。雙向口在頂層定義，否則模塊綜合時(shí)容易出錯(cuò)。

　　3.3 INOUT雙向端口

　　芯片外部引腳很多都使用inout類型的，目的是節(jié)省管腳，即一個(gè)端口同時(shí)做輸入和輸出。inout 在具體實(shí)現(xiàn)上一般用三態(tài)門來(lái)實(shí)現(xiàn)。三態(tài)門的第三個(gè)狀態(tài)就是高阻"Z". 當(dāng)inout端口不輸出時(shí)，將三態(tài)門置為高阻。這樣信號(hào)就不會(huì)因?yàn)閮啥送瑫r(shí)輸出而出錯(cuò)了。本設(shè)計(jì)中地址數(shù)據(jù)復(fù)用的ADDR為8位雙向端口，使用時(shí)可以寫為：

　　inout ADDR;

　　wire [7:0] ADDR;

　　wire [7:0] input_of_ADDR;

　　wire [7:0] output_of_ADDR;

　　wire en;

　　assign ADDR =  （en==1）？output_of_ADDR:8'hzz ;

　　assign input_of_ADDR  = ADDR;

　　可見，此時(shí)input_of_ADDR和output_of_ADDR就可以當(dāng)作普通信號(hào)使用了。對(duì)于雙向端口的測(cè)試用例如下：

　　wire [7:0] ADDR;

　　reg link;

　　reg [7:0] data_in_t;

　　assign ADDR=link?data_in_t:8'hzz;

　　需要注意幾點(diǎn)：（1）對(duì)于inout端口，要定義一個(gè)與之相連的"映像寄存器".當(dāng)inout端口作為輸出端口時(shí)，將兩者連通；而當(dāng)inout端口不作為輸出端口時(shí)，要給i~t端口賦高阻態(tài)來(lái)斷開與"映像寄存器"的連接。（2）在實(shí)例化含inout（雙向）端口的模塊時(shí)，與inout端口相連的只能是一個(gè)wire類型的變量。（3）不論是模塊設(shè)計(jì)還是仿真， 由于inout端口兼有輸人端口和輸出端口的功能，所以必須分別指定當(dāng)inout端口作為輸人端口（輸出端口）時(shí)，它與其他單元的連接情況和需要完成的操作。

　　4 實(shí)驗(yàn)結(jié)果

　　FPGA（Field-Programmable Gate Array），即現(xiàn)場(chǎng)可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專用集成電路（ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。

　　Verilog HDL是目前應(yīng)用為廣泛的硬件描述語(yǔ)言。Verilog HDL可以用來(lái)進(jìn)行各種層次的邏輯設(shè)計(jì)，也可以進(jìn)行數(shù)字系統(tǒng)的邏輯綜合，仿真驗(yàn)證和時(shí)序分析等。   Verilog HDL適合算法級(jí)，寄存器級(jí)，邏輯級(jí)，門級(jí)和版圖級(jí)等各個(gè)層次的設(shè)計(jì)和描述。   Verilog HDL進(jìn)行設(shè)計(jì)的優(yōu)點(diǎn)是其工藝無(wú)關(guān)性。這使得工程師在功能設(shè)計(jì)，邏輯驗(yàn)證階段可以不必過(guò)多考慮門級(jí)及工藝實(shí)現(xiàn)的具體細(xì)節(jié)，只需根據(jù)系統(tǒng)設(shè)計(jì)的要求施加不同的約束條件，即可設(shè)計(jì)出實(shí)際電路。

　　在FPGA中利用Verilog編程產(chǎn)生SJA1000的片選信號(hào)CS,地址鎖存信號(hào)ALE,讀寫信號(hào)RD、WR.這些控制信號(hào)共同驅(qū)動(dòng)SJA1000進(jìn)行數(shù)據(jù)接收發(fā)送，同時(shí)產(chǎn)生OE0、OE1、DIR0、DIR1,來(lái)控制雙向總線收發(fā)器。設(shè)計(jì)選取的是Xilinx公司Virtex系列的芯片，邏輯開發(fā)在ISE平臺(tái)上進(jìn)行。在FPGA的調(diào)試階段，使用Xilinx提供的在線邏輯分析儀ChipScope pro來(lái)在線觀察FPGA設(shè)計(jì)內(nèi)部信號(hào)的波形，它比傳統(tǒng)的邏輯分析儀更方便。圖5就是在線進(jìn)行數(shù)據(jù)傳送時(shí)的波形。

　　在本文空間相機(jī)通信系統(tǒng)的設(shè)計(jì)中，放棄了傳統(tǒng)的基于單片機(jī)的方法，而采用以FPGA為控制單元，代替單片機(jī)及其外圍芯片電路。通過(guò)設(shè)計(jì)整個(gè)空間相機(jī)通信系統(tǒng)的硬件電路，并利用Verilog硬件語(yǔ)言描述通信流程，快速準(zhǔn)確地實(shí)現(xiàn)了相機(jī)數(shù)據(jù)的通信功能。