在寬帶雷達信號處理中，存在諸如回波采樣率高、脈沖壓縮（匹配濾波）運算量大、處理流程復雜、實時高分辨目標檢測困難等一系列問題。為滿足寬帶雷達信號處理對處理速度和實時性的要求，提出一種基于4片ADSP-TS201S的DSP并行系統(tǒng)設計。通過分析比較3種ADSP-TS2 01S的并行處理結構，結合實際需求，采用外部總線共享與鏈路口混合耦合的多DSP并行處理系統(tǒng)方案。在設計中，利用FPGA實現(xiàn)數(shù)據(jù)傳輸和CPCI接口的邏輯控制。經(jīng)驗證，該系統(tǒng)具有運算能力強、片間通信靈活、并行處理效率高等優(yōu)點。

　　1 系統(tǒng)設計

　　基于FPGA控制的多DSP并行處理系統(tǒng)的原理圖如圖1所示。

　　整個雷達信號處理系統(tǒng)以高可靠性CPCI工控機為平臺，內(nèi)置不同功能的信號處理板。板間的數(shù)據(jù)傳輸通過CPCI接口完成。根據(jù)雷達信號處理系統(tǒng)的任務分配，串行信號通過CPCI的J3 口以差分的形式直接傳輸給DSP2，然后在4片DSP芯片間按照預定的算法進行任務分配和并行處理，處理完畢后通過DSP4寫入兩片擴展連接成32輸出方式的FIFO中，此時，F(xiàn)PGA直接從FIFO中讀取數(shù)據(jù)，完成與CPCI接口芯片PCI9656的時序轉換后將數(shù)據(jù)發(fā)送到PCI9656，通過CPCI 總線經(jīng)J1和J2口傳輸?shù)嚼走_系統(tǒng)的其他功能模塊。當并行DSP采樣到中斷后，從數(shù)據(jù)緩存區(qū)讀取數(shù)據(jù)，完成處理后，將數(shù)據(jù)傳輸?shù)骄彺鎱^(qū)，F(xiàn)PGA再通過相同的處理方式經(jīng)CPCI接口的J1口和J2口將數(shù)據(jù)傳輸?shù)嚼走_系統(tǒng)的其他功能模塊。

　　2 DSP芯片選型

　　根據(jù)系統(tǒng)的性能要求，通過比較各種高性能DSP處理器，并著重對構成并行處理系統(tǒng)的性能和便捷性進行分析，確定選用AD公司的ADSP Tiger SHARC系列處理器中的TS201S組成多DSP并行系統(tǒng)。因為該系列的處理器在構成并行處理系統(tǒng)時其本身就提供了實現(xiàn)互連所需的片內(nèi)總線仲裁控制和特有的鏈路口，可以以各種拓撲結構互連DSP，滿足大運算量和片間通信靈活的要求。

　　TS201S芯片（600 MHz）主要性能指標：

　　（1）運行速度：1.67 ns指令周期；每周期可執(zhí)行4條指令；

　　（2）DSP內(nèi)部有2個運算模塊，支持的運算類型有：32 b和40 b浮點運算；8 b，16 b，32 b以及64 b定點運算；

　?。?）每秒可執(zhí)行12×109次16 b定點運算或3.6×109次浮點運算；

　?。?）采用單指令多數(shù)據(jù)（SIMD）模式，每秒可提供4.8×109次的40 b乘加運算；

　?。?）外部總線DMA傳輸速率1.2 GB／s（雙向）；

　?。?）4個鏈路口，每個鏈路口提供1.2 GB／s的傳輸速率，可同時進行DMA傳輸；

　?。?）多處理器處理能力，具有支持多處理器無縫連接的片內(nèi)仲裁邏輯，多處理器采用統(tǒng)一尋址的方式訪問，可以通過簇總線（ClusterBus）或鏈路口（Link Ports）方便地構成多處理器系統(tǒng)。

　?。?）片上SDRAM控制器，片上DMA控制器。

　　3 DSP并行處理結構設計

　　ADSP-TS201S之間的數(shù)據(jù)傳輸通道可選擇的方式有如下兩種：高速鏈路口（LINK）方式和高速外部總線口（簇總線）。因此，由多ADSP- TS201 S組成的DSP并行處理系統(tǒng)從數(shù)據(jù)傳輸方式來看，有三種模型：高速鏈路口（LINK）耦合模型；高速外部總線口（簇總線）耦合模型；高速鏈路口 （LINK）與高速外部總線口（簇總線）混合耦合模型。

　　3.1 基于鏈路口的多DSP并行處理系統(tǒng)

　　在這種連接方式下，各DSP用LINK口連接在一起，進行通信控制和數(shù)據(jù)交換，系統(tǒng)結構簡單、連線少、可擴展性強，在DSP具有多個 LINK口的情況下，可靈活組成線型、星型、環(huán)型、網(wǎng)絡型或超立方體型等多種拓撲結構。在內(nèi)核時鐘為600 MHz時，單向數(shù)據(jù)傳輸率可達600 MB／s，雙向數(shù)據(jù)傳輸率可達1.2 GB／s，由于鏈路口通信是點對點的，所以具有很高的傳輸可靠性，但在傳輸數(shù)據(jù)時的共享性不如總線形式。

　　3.2 基于共享總線的多DSP并行處理系統(tǒng)

　　共享總線就是系統(tǒng)中所有DSP的外部總線（地址、數(shù)據(jù)和訪問控制總線）都直接連接在一起，各DSP片內(nèi)存儲器和寄存器以及掛接在總線上的外部存儲器、外設都作為共享資源被各個DSP訪問。ADSP-TS201S并行總線的特點是它具有無縫連接能力，無論是與SRAM、SDRAM、還是與處理器連接，只需要將相應管腳對應連接就能簡單方便的構成一個多由8個DSP構成的多處理器系統(tǒng)，充分共享8個DSP的內(nèi)部資源和外部的EPR-OM，SRAM，SDRAM等資源。

　　3.3 基于外部總線共享和鏈路口混合耦合的多DSP并行處理系統(tǒng)

　　為兼顧數(shù)據(jù)速率、資源共享、易于控制以及DSP之間通信靈活等方面，在本設計中采用混合耦合模型的并行處理系統(tǒng)。4片SDRAM中，每兩片擴展連接成64 位，掛接到64位數(shù)據(jù)總線上，2片F(xiàn)LASH也通過總線訪問。控制總線連接到FPGA，由FPGA統(tǒng)一控制4片DSP之間以及DSP與外部存儲器之間的數(shù)據(jù)傳輸。4片DSP的工作塊連接方式如圖2所示。

　　4 FPGA與外設接口設計

　　4.1 FPGA選型

　　現(xiàn)場可編程邏輯門陣列（Field Programmable Gate Array，F(xiàn)PGA）是在專用ASIC的基礎上發(fā)展而來的，它克服了專用ASIC不夠靈活的缺點。其內(nèi)部的具體邏輯功能可以根據(jù)需要配置，對電路的修改和維護很方便。DSP系統(tǒng)設計可以適應日益變化的標準、協(xié)議和性能需求。Vir-tex-5系列是當前市場上，功能強大的FPGA，它采用65 nm芯片制造工藝，具有先進的高性能和理想應用的FPGA結構。主要性能指標如下：

　?。?）強大的時鐘管理能力；

　?。?）片上集成高達36 Kb的塊RAM和FIFO存儲器資源；

　?。?）高性能并行Select I／O技術和先進的DSP48Eslice；

　?。?）靈活地加載和配置方案以及在所有設備上的系統(tǒng)監(jiān)測能力；

　?。?）集成100 Mb／s～3.75 Gb／s的Rocket I／OGTP收發(fā)器，150Mb／s～6.5 Gb／s的Rocket I／OGTX收發(fā)器；

　?。?）強大的片上微處理器PowerPC440。

　　4.2 FPGA設計

　　根據(jù)系統(tǒng)功能要求，F(xiàn)PGA的任務主要分為4大部分。

　?。?）控制數(shù)據(jù)在系統(tǒng)中的傳輸邏輯

　　在設計時，將圖2控制總線中的所有信號都連接到FPGA中，由FPGA來統(tǒng)一調(diào)度數(shù)據(jù)在DSP之間以及DSP與外部存儲器之間的傳輸。這樣為任務并行處理的分配和雷達信號流水線式的處理在處理算法上提供了的簡便，并能充分發(fā)揮DSP處理復雜算法的運算能力。

　?。?）控制數(shù)據(jù)緩存區(qū)（FIFC））的數(shù)據(jù)寫入與讀取，通過外部中斷IRQ控制DSP與FPGA之間的數(shù)據(jù)傳輸

　　由于外部4片F(xiàn)IFO每兩片擴展接成32位輸出／輸入方式，因此FPGA與FIFO進行數(shù)據(jù)傳輸時采用單向數(shù)據(jù)傳輸方式。在單向數(shù)據(jù)傳輸時采用數(shù)據(jù)塊方式傳輸，F(xiàn)PGA將從外部處理板接收到的數(shù)據(jù)寫入輸入緩存區(qū)，并在完成一幀后給并行DSP 輸出中斷，DSP從FIFO讀取完一幀數(shù)據(jù)后通過握手信號向FPGA告知可以進行下一幀數(shù)據(jù)的傳送。

　　（3）控制通過LINK口與DSP之間的通信

　　鏈路口通信有自己的通信協(xié)議，F(xiàn)PGA電路只需要按照鏈路口的通信協(xié)議進行設計。ADSP-TS201S的鏈路口采用的是獨立的發(fā)送和接收通道，因此對應的FPGA也采用不同的接收電路和發(fā)送電路。

　?。?）控制CPCI接口模塊與CPCI總線間的數(shù)據(jù)傳輸

　　CPCI接口模塊由PCI9656組成，在FPGA中劃定一個獨立的功能模塊作為實現(xiàn)CPCI總線協(xié)議的接口控制器。完成以下功能：與PCI9656配合實現(xiàn)CPCI總線對目標設備的讀和寫、緩沖CPCI總線與 FIFO之間傳送的數(shù)據(jù)、控制FIFO的讀寫。本地讀寫CPCI總線只需對FIFO進行讀寫操作即可。

　　4.3 CPCI傳輸接口設計

　　為了保證本系統(tǒng)與后面板上其他處理系統(tǒng)的數(shù)據(jù)傳輸速率和效率，在設計中采用PCI9656作為CPCI接口芯片。其峰值傳輸速率可達528 MB／s，通過系統(tǒng)框圖可以看到，在設計中使用了CPCI的J1，J2，J3，J4四個接口，根據(jù)CPCI傳輸協(xié)議，J1和J2為64位PCI數(shù)據(jù)傳輸接口。J3，J4為自定義方式接口，設計中定義J3為處理板和后面板的數(shù)據(jù)傳輸接口，J4為上下處理板間的數(shù)據(jù)傳輸接口。

　　4.4 外部設備接口設計

　　本系統(tǒng)通過公用總線連接的存儲器資源有：4個擴展應用的SDRAM，2個FLASH，2對擴展應用的FIFO，以及DSP片內(nèi)存儲器資源。所有存儲器資源都通過統(tǒng)一的地址空間映射來進行區(qū)分。ADSP-TS201S的32位地址總線提供了高達4 GB的尋址空間，可以劃分為4部分：

　　（1）主機尋址空間。地址映射范圍0X80000000～0XFFFFFFFF，用于片外主機接口的地址映射空間。

　　（2）外部存儲塊空間。地址映射范圍0X30000000～0X7FFFFFFF，用于處理器外圍設備存儲器接口地址空間映射，包括通用的存儲器設備和SDRAM存儲器。

　　（3）多處理器空間。地址映射范圍0XOC000000～0X2FFFFFFF，主要用于多處理器構成的系統(tǒng)各個處理器間相互共享內(nèi)部存儲空間映射。

　?。?）片內(nèi)存儲空間。地址映射范圍0X00000000～0X03FFFFFF，定義內(nèi)部存儲器空間映射。

　　每兩片SDRAM擴展連接為64位形式，設計用MSSD0和MSSDl分別作為每兩片SDRAM的共用片選信號的控制信號，對應SDRAM尋址空間為0X4000 0000～0X44000000和0X50000000～OX54000000，可以分別獲得128 MB的存儲器尋址范圍，滿足SDRAM尋址要求。

　　外部兩片F(xiàn)LASH的尋址空間劃分分別通過MS0_AB與BMS_AB和MS0_CD與BMS_CD這兩組信號作為片選信號，分配尋址空間為0X30000000～0X34 000000和0X34000000～0X348000000，尋址空間范圍為128 MB。

　　5 系統(tǒng)軟件設計

　　由于系統(tǒng)硬件是基于DSP+FPGA的結構，相應的軟件也分為兩個功能模塊。FPGA主要完成整個系統(tǒng)的數(shù)據(jù)傳輸邏輯控制，因此FPGA具體的處理流程嵌套在DSP的信號處理流程中。4片DSP主要完成信號的處理，大致的系統(tǒng)設計流程如圖3所示。

　　4片DSP并行工作時，總線仲裁策略指定DSPl為主處理器，由它完成系統(tǒng)的初始化、數(shù)據(jù)程序配置、與CPCI工控機主機通信等，并參與運算工作。若系統(tǒng)接收到的數(shù)據(jù)是由J3口傳輸來的串行信號，則先由DSP2發(fā)出中斷申請，總線仲裁令DSP2獲得總線控制權，將接收到的數(shù)據(jù)轉存至公共存儲區(qū)；然后通過同樣的方式在4片DSP間進行任務分配和處理，由 DSP4寫入FIFO，由FPGA和PCI9656聯(lián)合將數(shù)據(jù)傳輸?shù)紺PCI總線，完成串行信號的處理。

　　6 結語

　　本文介紹了一種基于PFGA的多DSP并行處理系統(tǒng)的設計，對DSP并行結構設計進行了分析，另外介紹了FPGA設計和外部設備接口設計。實際應用表明，該多DSP并行處理系統(tǒng)應用于寬帶雷達信號處理時，能夠滿足任務中的各項指標，還能完成設計外的其他功能，并且易于控制，穩(wěn)定可靠。

參考文獻:

[1]. ADSP-TS201S datasheet http://m.58mhw.cn/datasheet/ADSP-TS201S_1085706.html.