IBIS（Input/Output Buffer Information Specification）模型是一種基于V/I 曲線的對(duì)I/O BUFFER 快速準(zhǔn) 確建模的方法，是反映芯片驅(qū)動(dòng)和接收電氣特性的一種國際標(biāo)準(zhǔn)，提供一種標(biāo)準(zhǔn)的文件格式來記錄如驅(qū)動(dòng)源輸出阻抗、上升/下降時(shí)間及輸入負(fù)載等參數(shù)，非常適合做振蕩和串?dāng)_等高頻效應(yīng)的計(jì)算與仿真。IBIS 是一種簡單直觀的文件格式，很適合用于類似于Spice（但不是Spice，因?yàn)镮BIS 文件格式不能直接被Spice 工具讀?。┑碾娐贩抡婀ぞ?。它提供驅(qū)動(dòng)器和接收器的行為描述，但不泄漏電路內(nèi)部構(gòu)造的知識(shí)產(chǎn)權(quán)細(xì)節(jié)。換句話說，銷售商可以用IBIS 模型來說明它們的門級(jí)設(shè)計(jì)工作，而不會(huì)給其競爭對(duì)手透露過多的產(chǎn)品信息。并且，因?yàn)镮BIS 是一個(gè)簡單的模型，當(dāng)做簡單的帶負(fù)載仿真時(shí)，比相應(yīng)的全Spice 三極管級(jí)模型仿真要節(jié)省10～15 倍的計(jì)算量。

　　1 基于IBIS模型的信號(hào)完整性分析

　　1.1 IBIS模型和SPICE模型

　　仿真分析的基礎(chǔ)是器件模型，器件模型的類型主要有兩種。一種較早出現(xiàn)的是電氣模型，比如SPICE模型。SPICE模型試圖描述電路的實(shí)際電氣連接，開發(fā)這種模型的初始目的是為了給集成電路的設(shè)計(jì)提供一個(gè)仿真環(huán)境，目前其主要的應(yīng)用場(chǎng)合仍在于IC的設(shè)計(jì)和驗(yàn)證上。由于SPICE模型并不是為PCB的傳輸線及其它更大的結(jié)構(gòu)而設(shè)計(jì)的，使用它來驗(yàn)證稍大的線網(wǎng)就顯得不切合實(shí)際。另外，由于其要求描述電路的實(shí)際電氣連接，芯片生產(chǎn)廠家擔(dān)心會(huì)泄露自己的技術(shù)因而在提供模型時(shí)會(huì)不太積極。

　　另一種類型的模型就是IBIS行為模型，它描述器件在特定負(fù)載及特定封裝下的輸入輸出行為而不是其實(shí)際的電氣組成。與SPICE模型相比，IBIS模型的優(yōu)勢(shì)體現(xiàn)在三個(gè)方面：，由于IBIS模型保護(hù)了內(nèi)部電路的私有信息而獲得模型的芯片生產(chǎn)廠家的支持；第二，采用IBIS模型可以進(jìn)行較快的仿真分析（比SPICE模型快25倍），這種優(yōu)勢(shì)在PCB板的密度越來越高，需要分析的關(guān)鍵線網(wǎng)越來越多的趨勢(shì)下變得十分重要，因此IBIS模型獲得EDA工具的支持；第三，IBIS模型易于獲得（廠家提供或自己產(chǎn)生）和理解，而且因?yàn)榘↖/O結(jié)構(gòu)的非線性特性，封裝參數(shù)及ESD結(jié)構(gòu)，IBIS模型可以達(dá)到與SPICE模型相當(dāng)?shù)?。另外IBIS模型不存在SPICE常有的不收斂問題。這些優(yōu)勢(shì)使其獲得了設(shè)計(jì)者的支持。

　　由于IBIS模型的這些優(yōu)勢(shì)，使其在1993年形成初樣至今短短數(shù)年就得以迅速的發(fā)展和廣泛的應(yīng)用，成為信號(hào)完整性模型的國際標(biāo)準(zhǔn)。

　　1.2 信號(hào)完整性分析

　　所謂信號(hào)完整性分析是分析由驅(qū)動(dòng)器產(chǎn)生的信號(hào)經(jīng)導(dǎo)線傳輸?shù)截?fù)載后是否完整，受干擾的程度如何。在過去的低速數(shù)字設(shè)計(jì)中，設(shè)計(jì)者主要考慮邏輯上是否正確，而不用考慮信號(hào)傳輸?shù)耐暾?。連接驅(qū)動(dòng)器與負(fù)載之間的銅線被認(rèn)為純粹的短路線。隨著對(duì)產(chǎn)品高性能的不斷追求和半導(dǎo)體工藝的飛速發(fā)展，集成電路的速率越來越快，高速率的器件越來越普遍，信號(hào)完整性問題已成為設(shè)計(jì)者在高速數(shù)字設(shè)計(jì)中為關(guān)心的問題。各類邏輯器件的速度如表1所示。

　　表1 邏輯器件的速率

　　Technolog Rise/Fall（ns）

　　ORIGINAL CMOS 60

　　TTL,HCMOS 11

　　LS TTL 5.5

　　ALS 4.4

　　FAST,FCT <3.5

　　0.35μ CMOS ASIC 0.2

　　ECL 10K 2

　　ECL 100K <1

　　0.8μCMOS <0.1

　　理論上當(dāng)信號(hào)的傳輸時(shí)延大于信號(hào)電平轉(zhuǎn)換時(shí)延（沿速率）的20%時(shí)，連接驅(qū)動(dòng)器與負(fù)載之間的銅線將被視為傳輸線而不是純粹的短路線，這時(shí)就必須關(guān)注信號(hào)的完整性。以沿速率為1ns為例，如果走線時(shí)延大于200ps,則因視為傳輸線，而200ps僅對(duì)應(yīng)于1 inch的走線長度?，F(xiàn)在沿速率為1ns的器件已十分普遍，TMS320C6701的沿速率已達(dá)到了0.6ns.因此在現(xiàn)在的數(shù)字設(shè)計(jì)中，信號(hào)完整性分析幾乎是不可回避的，即使采用速率稍慢的器件，如果系統(tǒng)組成復(fù)雜，布線過長時(shí)也必須進(jìn)行信號(hào)完整性分析。

　　信號(hào)完整性問題主要源于高速驅(qū)動(dòng)器陡峭的邊沿，另外阻抗不匹配及鄰近線網(wǎng)的電磁干擾也會(huì)損害信號(hào)的完整性。主要的信號(hào)完整性問題有：過沖和下沖，振鈴，非單調(diào)性以及串?dāng)_等，如圖1所示。如果不對(duì)這些信號(hào)完整性問題進(jìn)行仔細(xì)的分析、檢查并加以解決，將對(duì)系統(tǒng)性能造成嚴(yán)重影響。信號(hào)完整性分析的目的就是在實(shí)際物理實(shí)現(xiàn)之前發(fā)現(xiàn)信號(hào)完整性問題并盡可能將其解決。

　　2 一個(gè)實(shí)際的高速DSP系統(tǒng)設(shè)計(jì)中的信號(hào)完整性仿真分析

　　2.1 系統(tǒng)的構(gòu)成

　　該系統(tǒng)是一個(gè)雷達(dá)信號(hào)處理機(jī)，DSP選用TI公司新近推出的TMS320C6701,該DSP采用0.18μmCMOS工藝制造，時(shí)鐘速率高達(dá)167MHz,驅(qū)動(dòng)器的沿速率為0.6ns.系統(tǒng)由兩片TMS320C6701構(gòu)成，每個(gè)DSP都配置各自的高速同步存儲(chǔ)器（167MHz的SBSRAM）和異步存儲(chǔ)器，同步存儲(chǔ)器和異步存儲(chǔ)器之間的總線用驅(qū)動(dòng)器隔離。兩個(gè)DSP之間兩種交換數(shù)據(jù)的途徑：一種是通過高速同步通訊口互連；另一種是通過FIFO進(jìn)行數(shù)據(jù)交換。采用高速的CPLD完成譯碼和其它控制。兩片高16位AD用于雷達(dá)信號(hào)的采集，一片高16位DA用于處理后信號(hào)的輸出，AD和DA通過FIFO與各自的DSP相連。系統(tǒng)工作時(shí)鐘的設(shè)計(jì)要求為160MHz,其高速數(shù)字部分的主要構(gòu)成示意如圖2.

　　該系統(tǒng)由435個(gè)元器件組成，線網(wǎng)達(dá)到4419個(gè)。系統(tǒng)中不僅有許多高速純數(shù)字器件，還有對(duì)干擾十分敏感的數(shù)?；旌掀骷湍M器件。

　　系統(tǒng)包括7種電源網(wǎng)絡(luò)，數(shù)字網(wǎng)絡(luò)：1.8V、3.3V、5V及DGND,模擬網(wǎng)絡(luò)：+5V、-5V及AGND.PCB采用8層設(shè)計(jì)：4層信號(hào)層和4層電源層。

　　2.2 仿真分析前的準(zhǔn)備工作

　　2.2.1 EDA工具的選擇

　　EDA工具包括原理圖及PCB的制作和信號(hào)仿真分析兩個(gè)部分。一般來說，這兩個(gè)部分是相對(duì)獨(dú)立的軟件。對(duì)于高速設(shè)計(jì)而言，首先要選擇一個(gè)好的信號(hào)仿真分析工具。有的信號(hào)仿真分析工具是基于IBIS模型的，有的是基于其它模型比如SPICE模型的；有的基于IBIS模型的工具的仿真分析功能不完全；另外，信號(hào)仿真分析工具與所用的原理圖及PCB的制作工具之間是否有良好的接口關(guān)系也是必須考慮的因素。

　　本設(shè)計(jì)采用的原理圖及PCB的制作工具是Mentor Graphics公司的BoardStation仿真分析也采用該公司出品的ICX.ICX是一個(gè)功能強(qiáng)大的基于IBIS模型的EDA工具，由布局器、仿真器、優(yōu)化器及綜合器等模塊組成。布局器完成布局及布局分析；仿真器完成全功能的信號(hào)完整性分析和時(shí)序分析，分析可以在布線之前進(jìn)行（pre_simulation），也可以在布線之后進(jìn)行（post_simulation）；優(yōu)化器可以根據(jù)設(shè)計(jì)要求進(jìn)行布局的優(yōu)化、拓?fù)浣Y(jié)構(gòu)的優(yōu)化、走線的優(yōu)化及不同類型邏輯器件的優(yōu)化選擇；綜合器則可以在設(shè)計(jì)規(guī)則的驅(qū)動(dòng)下完成自動(dòng)布線。

　　2.2.2 IBIS模型的獲取和驗(yàn)證

　　由于器件模型是仿真分析的基礎(chǔ)，因此在進(jìn)行仿真分析之前必須將設(shè)計(jì)中所用到器件的IBIS模型準(zhǔn)備好。器件的IBIS模型主要來自器件的生產(chǎn)廠家，從EDA工具廠家也可以獲得一部分通用器件的IBIS模型。隨著上述IBIS模型的優(yōu)勢(shì)獲得廣泛的認(rèn)識(shí)，器件IBIS模型的獲得變得越來越容易。對(duì)于那些實(shí)在找不到的IBIS模型，也可以通過一定方法自己生成。

　　器件模型的好壞直接決定仿真結(jié)論的可信程度，因此，在使用獲得的IBIS模型進(jìn)行仿真分析之前，必須驗(yàn)證IBIS模型的好壞。借助專門的工具可以進(jìn)行模型的驗(yàn)證。一般來說，器件生產(chǎn)廠家和EDA廠家提供的IBIS模型可信度比較高。

　　2.2.3 關(guān)鍵線網(wǎng)的劃分

　　對(duì)于復(fù)雜的設(shè)計(jì)，線網(wǎng)的數(shù)量可能高達(dá)數(shù)千個(gè)。為了縮短設(shè)計(jì)周期，在仿真分析之前應(yīng)對(duì)設(shè)計(jì)中的關(guān)鍵與非關(guān)鍵線網(wǎng)進(jìn)行劃分。劃分的原則主要是根據(jù)器件驅(qū)動(dòng)器沿速率的高低和工作頻率的高低；對(duì)時(shí)延敏感的線網(wǎng)，比如時(shí)鐘信號(hào)，對(duì)曲線要求高的線網(wǎng)，比如FIFO的讀寫信號(hào)，即使速率不高，也應(yīng)視為關(guān)鍵線網(wǎng)；另外，對(duì)于非高速線網(wǎng)，如果因?yàn)橄到y(tǒng)復(fù)雜而造成拓?fù)浣Y(jié)構(gòu)不好、走線過長，也應(yīng)該作必要的仿真分析。

　　在本設(shè)計(jì)中，高速器件有：數(shù)字信號(hào)處理器TMS320C6701、133M SBSRAM GVT7118G36、高速CPLD EPM7128STC-6、高速總線驅(qū)動(dòng)器和緩沖器SN74LVT162244、SN74LVT162245及SN74LVT125,這些器件的線網(wǎng)構(gòu)成了本設(shè)計(jì)的高速線網(wǎng)，如圖2所示。另外，AD和DA的讀寫時(shí)鐘，F(xiàn)IFO的讀寫信號(hào)等其它一些信號(hào)也被視為關(guān)鍵線網(wǎng)。

　　2.3 不同階段的仿真分析

　　ICX工具提供布線之前pre_simulation和布線之后的post_simulation.在原理圖完成之后即可進(jìn)行pre_simulation,此階段的仿真分析主要是通過布線之前的信號(hào)完整性分析（不包括串?dāng)_），對(duì)布局進(jìn)行指導(dǎo)，對(duì)邏輯器件的類型進(jìn)行選擇，決定那些信號(hào)需要端接，采用何種端接方法及端接電阻的阻值大小。

　　在pre_simulation指導(dǎo)完成布局布線之后，還可能存在一些信號(hào)完整性問題，相鄰線網(wǎng)之間的串?dāng)_（pre_simulation沒有考慮）是造成這些問題的主要原因。采用post_simulation功能再對(duì)完成布線后的設(shè)計(jì)進(jìn)行進(jìn)一步的仿真分析，此階段的分析考慮了串?dāng)_在內(nèi)的幾乎所有的實(shí)際因素。根據(jù)post_simulation的仿真結(jié)果對(duì)設(shè)計(jì)在布線、線間距、端接位置和端接值等方面要做精細(xì)地調(diào)整，將信號(hào)完整性問題減小到可接受的范圍之內(nèi)。

　　2.4 通過仿真分析對(duì)設(shè)計(jì)進(jìn)行修改

　　在設(shè)計(jì)中采用高速器件會(huì)產(chǎn)生許多邏輯分析難以解決的信號(hào)完整性問題，采用基于IBIS模型的信號(hào)完整性仿真分析能夠?qū)⒏鞣N信號(hào)完整性問題發(fā)生的所在、程度等信息方便直觀地提供給設(shè)計(jì)者。設(shè)計(jì)者據(jù)此對(duì)有問題的地方進(jìn)行修改，再對(duì)修改后的設(shè)計(jì)進(jìn)行仿真分析，對(duì)修改的效果進(jìn)行驗(yàn)證，有時(shí)需要重復(fù)多次這個(gè)過程才能獲得令人滿意的結(jié)果。

　　在本設(shè)計(jì)中，首次進(jìn)行仿真分析時(shí)暴露出許多嚴(yán)重的信號(hào)完整性問題，比如，過高的過沖和下沖，嚴(yán)重的振鈴，非單調(diào)邊沿以及過大的串?dāng)_等。通過在驅(qū)動(dòng)端添加不同阻值的串聯(lián)端接、在負(fù)載端添加不同阻值的并聯(lián)端接、調(diào)整端接的位置、修改走線的拓?fù)浣Y(jié)構(gòu)、調(diào)整板層間的介質(zhì)厚度甚至更換邏輯器件的類型等方法進(jìn)行反復(fù)的修改與仿真驗(yàn)證，終將各種信號(hào)完整性問題限制在可接受的范圍之內(nèi)。

　　圖3給出工作頻率為100MHz時(shí)DSP1數(shù)據(jù)線D8在驅(qū)動(dòng)端添加33Ω的串聯(lián)端接前后信號(hào)完整性分析的不同結(jié)果；圖4給出工作頻率100MHz時(shí)DSP1數(shù)據(jù)線D8在減小一些板層之間的介質(zhì)厚度前后串?dāng)_的不同結(jié)果。

　　對(duì)高速、復(fù)雜的數(shù)字系統(tǒng)而言，基于IBIS模型的信號(hào)完整性仿真分析是設(shè)計(jì)中的得力助手。特別是對(duì)于在設(shè)計(jì)中次采用沒有設(shè)計(jì)經(jīng)驗(yàn)的高速器件的情況下，仿真分析顯得尤為重要。在本設(shè)計(jì)中，借助于基于IBIS模型的信號(hào)完整性仿真分析，解決了許多信號(hào)完整性問題，制版后調(diào)試成功，避免了因信號(hào)完整性問題可能會(huì)帶來的重復(fù)制版，縮短了設(shè)計(jì)周期。