本文主要介紹直接數(shù)字頻率合成器的原理和特點(diǎn)，研究用DSP Builder實(shí)現(xiàn)正弦信號發(fā)生器的設(shè)計(jì)方法，繼承了傳統(tǒng)DDS信號源調(diào)頻、調(diào)相迅速的優(yōu)點(diǎn)，給出了查找表壓縮優(yōu)化方法。并應(yīng)用Altera公司推出的DSP Builder和QuartusⅡ進(jìn)行了仿真實(shí)現(xiàn)。實(shí)際結(jié)果表明，此設(shè)計(jì)方法在節(jié)約芯片資源的基礎(chǔ)上達(dá)到了較高了。

　　l DDS的基本原理

　　DDS的結(jié)構(gòu)由相位累加器，相位調(diào)制器，波形存儲ROM和D／A轉(zhuǎn)換器組成。一個正弦信號發(fā)成器結(jié)構(gòu)圖如圖1所示。相位累加器是整個DDS的，完成相位累加運(yùn)算，它輸入的是相位增量B△θ。加上一個相位偏移量，用于信號的相位調(diào)制。正弦ROM查找表完成相位到幅度的轉(zhuǎn)換，它的輸入是相位調(diào)制器的輸出，也就是ROM的地址。

　　fo為輸出頻率，fo的值由fclk和B△θ共同決定：fo=fclk×B△θ／2N。DDS的頻率分辨率△f用頻率輸入值步進(jìn)一個間隔對應(yīng)的頻率輸出變化量來衡量，即△f=fclk／2N(默認(rèn)情況下，ROM存儲整個周期信號波形)?？梢?，△f越小，DDS輸出越高。

　　2 DDS改進(jìn)方案

　　ROM查找表地址位數(shù)M越靠近相位累加器的位數(shù)N，相位尋址時舍去的位數(shù)就越小，相位舍位誤差也就越小，但ROM表的大小會隨地址位數(shù)M的增加成指數(shù)遞增關(guān)系。為了使用較小的ROM而滿足信號性能，必須采用優(yōu)化方法壓縮ROM。

　　2．1 正弦波特點(diǎn)

　　已知正弦波存在下面的關(guān)系：

　　由此可見，[π，2π]區(qū)間的波形可以通過[0，π]區(qū)間波形轉(zhuǎn)化得到。進(jìn)一步，由于[O，π／2]和[π／2，π]區(qū)間波形關(guān)于α=π／2對稱，則[π／2，π]，[π，3π／2]，[3π／2，2π]三個區(qū)間波形都可以通過[0，π／2]區(qū)間的波形轉(zhuǎn)化得到。

　　2．2 基于DSP Builder的ROM優(yōu)化方案

　　從上面對正弦波特點(diǎn)的分析可得出，查找表ROM中只存儲[O，π]或[0，π／2]區(qū)間的波形就可得完整周期的正弦信號。對于ROM中存儲[0，π／2]區(qū)間波形的情形，將正弦波合成到[O，π]區(qū)間；位作為符號位，將正弦波合成到[0，2π]區(qū)間。圖2給出了ROM中存儲[O，2π]，[0，π]，[O，π／2]區(qū)間波形時，用DSP Builder實(shí)現(xiàn)正弦信號發(fā)生器的系統(tǒng)模型。

　　其中，PWORD為相位字輸入，其值設(shè)置為O；AWORD為幅度控制輸入，其值設(shè)置為50；adder為相位累加器；adderl為相位調(diào)制器。LUTl，LUT2，LUT3分別為存儲[O，2 π]，[O，π]，[0，π／2]區(qū)間正弦信號的具有相同存儲空間的ROM，它們模塊參數(shù)“MATLAB Array”分別設(shè)置為：

　　另外，子系統(tǒng)controller的作用是，判斷象限，將LUT3中正弦波合成到[0，π]范圍。

　　2．3 仿真分析

　　圖3給出了圖2系統(tǒng)模型中3個輸出OUTl，OUT2，OUT3的波形。由圖3可見，OUT2的頻率是OUTl的1／2，而OUT3的頻率是OUT2的1／2。由此知道有著相同地址輸入的ROM，在存儲空間大小相同情況下，存儲正弦波區(qū)間越小，輸出正弦信號的頻率分辨率越高，即輸出越高。所以，用相同的ROM，當(dāng)存儲1／4周期正弦信號時，合成的正弦信號有著較高的。

　　3 信號源的FPGA實(shí)現(xiàn)

　　Matlab／Simulink對設(shè)計(jì)好的DDS系統(tǒng)進(jìn)行編譯，通過調(diào)用DSP Builder的SignalCompiler工具可直接生成QuartusⅡ的工程文件，再調(diào)用QuartusⅡ完成綜合、網(wǎng)表生成和適配，直至完成FPGA的配置過程。

　　本設(shè)計(jì)方案采用的FPGA芯片是APEX20K系列器件EP20K200FC484。所得結(jié)果中的數(shù)字輸出可以輸出到SRAM芯片中，然后上載到計(jì)算機(jī)進(jìn)行數(shù)字信號分析，模擬輸出則通過HP示波器測試。圖4給出了用QuartusII的仿真結(jié)果。仿真得到的3個輸出OUTl，OUT2和OUT3與Matlab／Simulink中的仿真結(jié)果在相位、頻率和幅度上基本一致。實(shí)驗(yàn)表明，利用FPGA所計(jì)設(shè)的DDS在滿足性能的條件下，提高了輸出的。

　　4 結(jié)語

　　本文介紹了一種改進(jìn)了的基于DSP Builder的正弦信號發(fā)生器設(shè)計(jì)方法，應(yīng)用APEX20K系列FPGA芯片實(shí)現(xiàn)。繼承了傳統(tǒng)DDS設(shè)計(jì)中的優(yōu)點(diǎn)，使芯片在節(jié)約資源的基礎(chǔ)上達(dá)到了較高的輸出。