日本東北大學(xué)電氣通信研究所與日立制作所利用自旋電子學(xué)技術(shù)和硅技術(shù)，試制成功了運(yùn)算功能和非易失性內(nèi)存功能一體化的集成電路。在嵌入MOS晶體管的硅芯片上，通過層疊基于自旋電子學(xué)技術(shù)的元件之一的磁性隧道結(jié)（Magnetic Tunnel Junction，MTJ）元件而實(shí)現(xiàn)。除能夠?qū)崿F(xiàn)硅芯片上運(yùn)算區(qū)域與內(nèi)存區(qū)域之間數(shù)據(jù)的高速傳送之外，還可實(shí)現(xiàn)集成電路的小型化。

　　另外，如果使用了MTJ元件，就可以實(shí)現(xiàn)非易失性內(nèi)存，因此無需為保持存儲(chǔ)數(shù)據(jù)而一直通電，這樣就可將CPU待機(jī)狀態(tài)時(shí)耗電量減至零。集成電路的制作過程中，日立制作所負(fù)責(zé)制作硅芯片上的MOS晶體管，東北大學(xué)電氣通信研究所負(fù)責(zé)層疊MTJ元件。

　　此前基于CMOS邏輯的集成電路需要另外配備運(yùn)算電路和內(nèi)存電路，因此運(yùn)算邏輯部分與內(nèi)存部分之間的數(shù)據(jù)傳送會(huì)出現(xiàn)延遲，并且存在著由此引發(fā)的高耗電問題。另外，由于MOS晶體管本身不具有存儲(chǔ)功能，因此組合使用了MOS晶體管的內(nèi)存電路，所以為保持存儲(chǔ)數(shù)據(jù)需要一直通電。此前一直存在著電路規(guī)模大和泄漏電流導(dǎo)致的待機(jī)耗電增加的問題。解決這些問題的方法包括，采用將運(yùn)算邏輯部分和內(nèi)存部分緊密配置在一起的“Logic in Memory Architecture”，同時(shí)把內(nèi)存部分改為非易失性內(nèi)存。

　　此次試制的芯片為全加器。由“SUM”和“CARRY”部分構(gòu)成，芯片的面積方面，SUM部分為15.5μm×10.7μm，CARRY部分為13.9μm×10.7μm。CMOS邏輯部分采用日立制作所的0.18μm工藝制成。

　　此次成果已刊登在日本應(yīng)用物理學(xué)會(huì)雜志“Applied Physics Express”的2008年8月22日電子版上。

　　硅芯片上層疊MTJ的集成電路結(jié)構(gòu)