由于電路設計的需要，我們希望有一種芯片提供８位通道，通過一個引腳的電平控制輸出與輸入是同相還是反相。我們知道，一個異或門是可以控制一位通道正反相的，因而用４重異或門７４ＬＳ８６可以實現(xiàn)希望的功能。但對于８通道來說，就需要２片７４ＬＳ８６。而用１片２７６４就可以實現(xiàn)，先寫出８通道同相／反相器的真值表（略），再將真值表中的數(shù)據(jù)按其地址寫入?。玻罚叮矗涂梢詫⑵渥鳛椋竿ǖ劳啵聪嗥髁?。當（２７６４的腳Ａ８）接高電平時，輸出與輸入是同相的；接地時，輸出與輸入是反相的。用于控制是否輸出，高電平時輸出為高阻態(tài)，它是存儲器本來的功能，與寫入的數(shù)據(jù)無關。圖２為其引腳接法。實現(xiàn)８通道同相／反相器用了２７６４的５１２個低地址單元。

　?。勃保秤茫玻罚叮磳崿F(xiàn)十六進制（四位二進制）與ＢＣＤ碼的相互轉換

　　當輸入的十六進制數(shù)為０～９（二進制為?。埃埃埃啊保埃埃保r，輸出的兩個ＢＣＤ碼的高字節(jié)總為００００，而低字節(jié)與輸入的四位二進制相同；當輸入的十六進制數(shù)在Ａ～Ｆ（二進制為?。保埃保啊保保保保r，輸出的高字節(jié)總為０００１，而低字節(jié)為００００～０１０１。這個功能可以用門電路實現(xiàn)，或使用１片７４ＬＳ１５４（四十六譯碼器）、２片（７４ＬＳ１４７）十線四線優(yōu)先編碼器及８個反相器，但都相當麻煩。而用２７６４存儲器實現(xiàn)起來卻特別簡單（真值表略）。

　　由兩個ＢＣＤ碼轉換到十六進制則執(zhí)行與上面相反的轉換。兩個轉換電路分別見圖３（ａ）、３（ｂ）所示。兩個轉換器分別占用８ｋ存儲空間的前１６個和２５６個地址單元。下面討論用１個存儲器實現(xiàn)２個轉換器的問題。

　?。勃保词梗玻罚叮赐瑫r具有以上４種功能

　　上面例子中，我們都只是用到了２７６４的８ｋ存儲空間中很少一部分低端地址，未用到的較高位地址線都是接地的，所以絕大多數(shù)存儲單元都閑置著。其實我們完全可以將各種功能的數(shù)據(jù)按地址分開寫到２７６４中，以提高芯片的利用率。在使用時將部分引腳置高電平或低電平，選擇出需要的功能。

　　圖４為用２７６４實現(xiàn)上述幾個功能的等效電路。通過改變Ｆ１Ｆ０（即２７６４的Ａ１０、Ａ９腳）的電平，就可以使２７６４提供不同的功能。

　　由于各功能所需的存儲空間不一樣多，我們以需要多存儲空間的功能為準，讓其它功能的數(shù)據(jù)也都占有這么多存儲空間，并只使用其中的低端地址（當然，將幾個需要空間小的功能集中在一起，合著使用一塊與單個需要空間較大的功能相同大小的存儲區(qū)，可以進一步提高存儲空間的利用率）。在本例中占用空間的是８通道同相／反相器，它需要５１２個地址單元，所以其它３個功能也都占有５１２個地址單元。這樣仍難免存在存儲地址浪費的問題。但即便如此，１片２７６４可實現(xiàn)的功能仍是相當可觀的——以每個功能需要５１２個存儲地址計算，２７６４的８Ｋ地址單元就能實現(xiàn)１６個相互獨立的功能。可見用存儲器實現(xiàn)組合邏輯功能芯片具有巨大的優(yōu)越性。

　　由以上例子可以看出，使用存儲器可以非常方便地實現(xiàn)各種組合邏輯芯片的功能，輸入信號的數(shù)目取決于存儲器的地址線條數(shù)（還有門控信號、片選信號等）；而輸出信號的數(shù)目則取決于存儲器的字長。因此，如果用戶需要的輸入信號較多，可以選擇容量大的存儲芯片；需要的輸出較多，就選擇字長為１６位、３２位的芯片?？傊?，只要存儲器地址線和數(shù)據(jù)線條數(shù)滿足要求，就可以實現(xiàn)任何可以想象到的組合邏輯功能。

　　需要注意的是，以上我們一再強調是組合邏輯，而非時序邏輯，是因為存儲器沒有鎖存功能（在讀模式下），所以無法單獨實現(xiàn)時序邏輯。但若在存儲器輸入、輸出加上鎖存器，例如采用透明８Ｄ鎖存器７４ＬＳ３７３、８Ｄ邊沿鎖存器７４ＬＳ３７４，也是可以定制時序邏輯功能的。

　　２５將２７６４作為四位格雷碼計數(shù)器

　　格雷碼是一種“單位間距”碼，其特點是相鄰兩個碼組間只有一位碼的取值不同，因而在通信中是一種可靠性較高的編碼。格雷碼還用于卡諾圖中，進行各種信號的邏輯綜合用。從四位格雷碼編碼表（略），可推導出計數(shù)器真值表，如表１所示。

　　表 1 四 位 格 雷 碼 計 數(shù) 器 真 值 表

　　推導要寫入的存儲器數(shù)據(jù)，即表１內容的方法是：第０個地址單元填入下一個應輸出的計數(shù)值（０００１），然后將此計數(shù)值作為存儲器地址，在此地址內寫入下一個格雷碼的值，如此循環(huán)直到所有十六個存儲單元都填入了數(shù)據(jù)。這種方法有些類似數(shù)據(jù)結構中的“指針”概念。顯然，如果要求的格雷碼位數(shù)很長，手工編寫存儲器數(shù)據(jù)將非常繁瑣，這時還是用計算機編程生成，算法為：定義一個數(shù)組Ａ，本例中此數(shù)組應有十六個元素（Ａ［０］－Ａ［１５］），先對第零個元素賦個元素的格雷碼Ａ［０］＝０００１，將下標為此十進制值１（０００１）的數(shù)組元素賦下一個就輸出的格雷碼Ａ［１］＝００１１，下標為３（００１１）的數(shù)組元素賦Ａ［３］＝００１０，依此類推Ａ［２］＝０１１０，Ａ［６］＝０１１１．．．．．．過程見圖５所示。通過一個循環(huán)就可以把整個數(shù)組的所有元素賦值。數(shù)組Ａ就包含了要寫入存儲器的數(shù)據(jù)，其中下標為地址，元素值為存儲的數(shù)據(jù)。

　?。玻罚叮磁c７４ＬＳ３７４的接法如圖６所示。構成的格雷碼計數(shù)器在ＣＬＫ時鐘上升沿計數(shù)。ＣＬＲ（Ａ４）是作為計數(shù)復位用的。當其為低電平時，Ａ３－Ａ０無論是什么電平，其存貯內容都是數(shù)組中Ａ［９］元素的內容：１０００。因此在下一時鐘（ＣＬＫ）的上升沿，Ｑ３－Ｑ０將輸出地址為Ａ［８］的內容：００００，從而計數(shù)從頭開始，可見為ＣＬＲ同步清零。

　　事實上，只要將表１的內容以二進制數(shù)為地址，對應格雷碼作為數(shù)據(jù)寫入２７６４，用一個四位二進制加法計數(shù)器接在２７６４地址輸入端，就能方便地實現(xiàn)格雷碼計數(shù)功能，清零只需清計數(shù)器即可。所以本例只是為了說明用存儲器實現(xiàn)時序邏輯功能是可行的，并沒有實用價值。從本例還可以看出，由于時序邏輯必須要有輸出到輸入的反饋，所以手工編寫時序邏輯的真值表較組合邏輯復雜得多。

　　３實現(xiàn)組合邏輯和時序邏輯功能的一般步驟

　?。保┐_定所要實現(xiàn)的功能，及有哪些輸入、輸出信號，輸入的控制信號優(yōu)先級順序。判斷某控制信號的優(yōu)先級方法是：如果它的有效必須以其它信號為某個電平為前提，那么此信號優(yōu)先級較低。在２１中由于ＲＢＩ要想低電平有效，就要求ＬＴ、ＲＩ／ＲＢＯ先為高才行，因而它在這３個信號中優(yōu)先級，同理ＬＴ優(yōu)先級比ＲＩ／ＲＢＯ低。ＲＩ／ＲＢＯ要起作用不需要其它信號為前提（這里不必考慮門控信號，因為它不編入地址線），所以ＲＩ／ＲＢＯ的優(yōu)先級。

　?。玻┮?guī)劃好輸入信號和輸出信號應接的存儲器引腳。通常輸入的數(shù)據(jù)信號應放在地址低位，且數(shù)據(jù)位Ｄ０接存儲器地址線Ａ０引腳?？刂菩盘杽t按照優(yōu)先級別依次接往地址線高位，優(yōu)先級越高，地址位越高。

　　３）按地址順序列出真值表中的內容，即當輸入數(shù)據(jù)和控制信號的電平是某一確定值時，要求輸出數(shù)據(jù)是什么，要詳細到每個地址單元。

　?。矗┤绻谝粋€存儲器芯片上實現(xiàn)多個功能，就將各功能分別作好真值表。綜合時，找出單個功能占用多的存儲空間，在其基礎上增加高位地址線。增加數(shù)目與實現(xiàn)的功能數(shù)有關。例如，要實現(xiàn)的功能有５－８個，應增加３條高位地址線。這樣就得到綜合后的真值表（也應按地址順序列出）。

　　５）根據(jù)真值表生成編程用的數(shù)據(jù)文件。

　?。叮┯?a target="_blank">編程器將數(shù)據(jù)寫入存儲器。

　　７）將編程成功的存儲器用于電路中，按照規(guī)劃好的輸入、輸出信號連接引腳。對于存有多個功能的芯片，還要根據(jù)綜合時的真值表設置所增加高位地址線的電平。未用到的更高位地址線、所用功能中未用的

　　地址線引腳都應可靠接地，以免引入干擾。

　　４存儲器法的優(yōu)缺點

　?。椽保眱?yōu)點

　　與ＰＬＤ中的可編程邏輯陣列（ＰＬＡ）、可編程陣列邏輯（ＰＡＬ）、通用陣列邏輯（ＧＡＬ）一樣，用存儲器實現(xiàn)組合邏輯和時序邏輯，實際上是一種計算機軟件和硬件相結合定制芯片功能的方法。與后者不同的是，存儲器法的實質就是查表法——存儲器就相當于一個表格。向“表格”送入一個行號（地址），就可以從輸出得到表格里這一行的內容（所存儲的數(shù)據(jù)），所以輸出和輸入并沒有什么邏輯上的關聯(lián)；而ＰＬＡ、ＰＡＬ、ＧＡＬ的輸入與輸出有著邏輯上的關系——輸出是輸入經(jīng)過邏輯運算得到的。所以后者對寫入的數(shù)據(jù)進行了“壓縮”，用戶在寫入這些芯片之前，要從真值表或其它途徑歸納出輸入與輸出的邏輯關系。存儲器就完全不需要用戶這樣作，只要將輸入按位編成地址，根據(jù)地址和實現(xiàn)的邏輯功能確定希望得到的輸出，即為應存放的數(shù)據(jù)。真值表數(shù)據(jù)的取得既可以用手工的方法，也可以用程序生成。由于存儲器沒有對數(shù)據(jù)進行“壓縮”，因而有很大的冗余度，所以容錯能力也比ＰＬＡ、ＰＡＬ、ＧＡＬ強得多。更重要的是，如今存儲器芯片價格低廉，存儲容量大，因而可以將幾十個、甚至成百上千個相互獨立的功能用一個存儲器實現(xiàn)，這就進一步降低了使用存儲器實現(xiàn)各種功能的成本。

　?。椽保踩秉c

　　——不能直接定制時序邏輯功能，必須有外接鎖存器配合才能實現(xiàn)。

　　——如果要求實現(xiàn)的芯片其引腳有雙向傳輸功能（如７４ＬＳ２４５）或作雙向開關（如ＣＤ４０１６、ＣＤ４０６６），就不能直接用存儲器作到，也必須有外電路配合。

　　——ＯＣ門，存儲器輸出不是ＯＣ門，因而不能用存儲器定制輸出為ＯＣ門的功能。不過我們可以通過增加六重集電極開路輸出緩沖器７４ＬＳ０７，將存儲器輸出轉換為ＯＣ門輸出。

　　——不能將存儲器作為增加帶負載能力的驅動器用。存儲器并不是專門的驅動器，盡管存儲器可以作到與輸入信號同相，但不要指望存儲器通過編程就以為它有了７４ＬＳ２４４（八通道緩沖器／線驅動器）那么大的驅動能力。

　　——存儲器也不能實現(xiàn)施密特觸發(fā)器，及與施密特觸發(fā)有關的功能。施密特觸發(fā)器又稱電位觸發(fā)器，它有兩個穩(wěn)定的輸出狀態(tài)，并有兩個閾值電平ＶＴ＋、ＶＴ－。當輸入信號電平由低向高變化到上限觸發(fā)電平ＶＴ＋時，觸發(fā)器即被觸發(fā)到某一輸出狀態(tài)；當輸入信號電平由高向低變化到下限觸發(fā)電平ＶＴ－時，觸發(fā)器翻轉到另一輸出狀態(tài)，因而施密特觸發(fā)器的觸發(fā)有滯后特性。存儲器的輸入純粹以電平高低判斷邏輯０和１，所以不能實現(xiàn)施密特觸發(fā)及相關功能。

　　——與ＰＬＡ、ＰＡＬ、ＧＡＬ芯片相比，存儲器法不能實現(xiàn)數(shù)據(jù)加密，無法有效保護芯片內容的知識產(chǎn)權，因為只要在存儲器地址端加上計數(shù)信號，就很容易地將其存儲的所有內容讀出。而ＧＡＬ等可編程邏輯器件通過加密，可大大提高破譯編程信息的難度。

　　——在高速數(shù)據(jù)處理條件下應對作為邏輯芯片的存儲器仔細測試方可使用，畢竟存儲器的讀出時間與一般ＴＴＬ的邏輯傳遞時間（１００ｎｓ以內）相比還是很長的，例如２７６４的讀出時間根據(jù)型號的不同從１００ｎｓ到　４５０ｎｓ不等，與ＣＭＯＳ４０００系列有些接近。ＥＥＰＲＯＭ、Ｆｌａｓｈ的讀出時間要短一些，但還是比ＴＴＬ長。如果設計的電路工作在高速數(shù)據(jù)處理或對時序要求非常嚴格的場合，用存儲器作控制邏輯芯片就可能導致時序紊亂。這時應改用ＧＡＬ、現(xiàn)場可編程門陣列（ＦＰＧＡ）等種類的可編程芯片。如果隨著生產(chǎn)工藝的改進，存儲器讀出時間與ＴＴＬ相當時，這一局限性就自然不再存在。

　?。到Y語

　　用并行存儲器可實現(xiàn)任何組合邏輯功能，其限制只在于輸入地址線和輸出數(shù)據(jù)線的條數(shù)，并可以將大量功能集成在一片存儲器中，使用時通過對引腳電平進行控制來選擇要實現(xiàn)的功能。與ＰＬＤ相比，用存儲器實現(xiàn)組合邏輯功能有許多優(yōu)越性。但單獨用存儲器不能直接實現(xiàn)時序邏輯功能，而且受硬件限制，存儲器法還有一些應用上的局限性。但不管怎么講，很多場合中利用存儲器定制芯片功能，在電路設計、制造時肯定會收到事半功倍的效果。

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