1．專(zhuān)用輸出的基本門(mén)陣列結(jié)構(gòu)

　　專(zhuān)用輸出結(jié)構(gòu)如圖1所示，組合邏輯宜采用這種結(jié)構(gòu)。圖中的輸出部分采用或非門(mén)，因而也稱(chēng)這種結(jié)構(gòu)為 輸出低電平有效。若輸出采用或門(mén)，則稱(chēng)為高電平有效器件；若將輸出部分的或非門(mén)改為互補(bǔ)輸出的或門(mén) ，則稱(chēng)為互補(bǔ)輸出器件。

圖1 專(zhuān)用輸出結(jié)構(gòu)

　　2．可編程I/O結(jié)構(gòu)

　　可編程I/O結(jié)構(gòu)如圖2所示。其中上面一個(gè)與門(mén)所對(duì)應(yīng)的乘積項(xiàng)用于選通三態(tài)緩沖器。如果編程時(shí)使此 乘積項(xiàng)為“0”，即將該與門(mén)的所有輸人項(xiàng)全部接通，則三態(tài)緩沖器保持高阻狀態(tài)，這時(shí)對(duì)應(yīng)的I/O引腳就 可作為輸人腳用，右邊的互補(bǔ)輸出反饋緩沖器作為輸入緩沖器。相反，若編程時(shí)使該乘積項(xiàng)為“1”，則 三態(tài)緩沖器常通，對(duì)應(yīng)的I／0腳用作輸出，同時(shí)該輸出信號(hào)經(jīng)過(guò)互補(bǔ)輸出反饋緩沖器可反饋到輸人端。一 般情況下，三態(tài)輸出緩沖器受乘積項(xiàng)控制，可以輸出“0”，“1”或高阻狀態(tài)。

圖2 I/0結(jié)構(gòu)

　　3，寄存（時(shí)序）輸出結(jié)構(gòu)

　　寄存輸出結(jié)構(gòu)如圖3所示，在系統(tǒng)時(shí)鐘（CLOCK）的上升沿，把或門(mén)輸出存人D觸發(fā)器，然后通過(guò)選通三 態(tài)緩沖器把它送到輸出端Q（低電平有效）。同時(shí)，D觸發(fā)器的Q端經(jīng)過(guò)輸出反饋緩沖器反饋到與陣列，這 樣PAL器件就能夠?qū)崿F(xiàn)復(fù)雜的邏輯功能。

圖3 寄存輸出結(jié)構(gòu)

　　4．異或結(jié)構(gòu)

　　異或結(jié)構(gòu)的PAL器件主要是在輸出部分增加一個(gè)異或門(mén)，如圖4所示，把乘積和分為兩個(gè)和項(xiàng)，這兩個(gè)和 項(xiàng)相異或后，在時(shí)鐘的上升沿存人D觸發(fā)器內(nèi)。異或型PAL具有寄存型PAL器件的一切特征，而且利用A+0＝ A和A+1＝A很容易實(shí)現(xiàn)有條件的保持操作和取反操作。這種操作為計(jì)數(shù)器和狀態(tài)機(jī)設(shè)計(jì)提供了簡(jiǎn)易的實(shí)現(xiàn) 方法。

　　5．算術(shù)選通反饋結(jié)構(gòu)

　　這種結(jié)構(gòu)是在異或結(jié)構(gòu)的基礎(chǔ)上增加了反饋選通電路，如圖5所示，它可以對(duì)反饋?lái)?xiàng)

圖4 異或PAL

　　Q和輸入項(xiàng)I進(jìn)行二元邏輯操作，產(chǎn)生4個(gè)或門(mén)輸出，進(jìn)而獲得16種可能的邏輯組合，如圖6所示。這種結(jié)構(gòu) 的PAL對(duì)實(shí)現(xiàn)快速算術(shù)操作（如相加、相減、大于、小于等）很有用。

圖5 PAL的算術(shù)選通反饋結(jié)構(gòu)

　　在組成PAL的與陣列、或陣列、輸出單元和I/O端的4部分中，與陣列和或陣列是部分；輸出單元的主 要功能是決定輸出極性、是否有寄存器作為存儲(chǔ)單元、組織各種輸出并決定反饋途徑；I/O端結(jié)構(gòu)決定是 否一端可作為輸入端、輸出端或可控的I/0端。

圖6  PAL產(chǎn)生算術(shù)邏輯功能

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