VCS
VCS是編譯型Verilog模擬器，它完全支持OVI標(biāo)準(zhǔn)的Verilog HDL語言、PLI和SDF。VCS具有目前行業(yè)中的模擬性能，其出色的內(nèi)存管理能力足以支持千萬門級的ASIC設(shè)計，而其模擬也完全滿足深亞微米ASIC Sign-Off的要求。VCS結(jié)合了節(jié)拍式算法和事件驅(qū)動算法，具有高性能、大規(guī)模和高的特點，適用于從行為級、RTL到Sign-Off等各個階段。VCS已經(jīng)將CoverMeter中所有的覆蓋率測試功能集成，并提供VeraLite、CycleC等智能驗證方法。VCS和Scirocco也支持混合語言仿真。VCS和Scirocco都集成了Virsim圖形用戶界面，它提供了對模擬結(jié)果的交互和后處理分析。

Vera
Vera驗證系統(tǒng)滿足了驗證的需要，允許高效、智能、高層次的功能驗證。Vera驗證系統(tǒng)已被Sun、NEC、Cisco等公司廣泛使用以驗證其實際的產(chǎn)品，從單片ASIC到多片ASIC組成的計算機和網(wǎng)絡(luò)系統(tǒng)，從定制、半定制電路到高復(fù)雜度的微處理器。Vera驗證系統(tǒng)的基本思想是產(chǎn)生靈活的并能自我檢查的測試向量，然后將其結(jié)合到test-bench中以盡可能充分測試所設(shè)計的電路。Vera驗證系統(tǒng)適用于功能驗證的各個層次，它具有以下特點：與設(shè)計環(huán)境的緊密集成、
啟發(fā)式及全隨機測試、數(shù)據(jù)及協(xié)議建模、功能代碼覆蓋率分析。

Synopsys公司剛剛推出了新的混合形式驗證工具Magellan。Magellan將新的高性能形式工具引擎和內(nèi)置VCS仿真工具引擎的強大能力相結(jié)合，以幫助工程師，發(fā)現(xiàn)可能掩藏于設(shè)計深層的需要仿真幾千個周期才能發(fā)現(xiàn)的設(shè)計錯誤。Magellan獨特的混合型結(jié)構(gòu)的設(shè)計考慮，是為了處理數(shù)百萬門級的設(shè)計和提供排除了會產(chǎn)生不利影響的誤報之后的確定性結(jié)果。新增的Magellan通過實現(xiàn)層次化驗證（一種可以使設(shè)計的設(shè)定和斷言功能重復(fù)使用的強大的可驗證設(shè)計技術(shù)），加強了Synopsys 的Discovery?驗證平臺的能力。Magellan支持用Verilog 和VHDL所做的設(shè)計，并被構(gòu)建成符合正在成熟的SystemVerilog標(biāo)準(zhǔn)的工具。
Magellan的混合型結(jié)構(gòu)使得這一工具能夠在大規(guī)模的數(shù)百萬門級設(shè)計中應(yīng)用形式驗證技術(shù)。這一結(jié)構(gòu)獨特地將VCS達到設(shè)計深層的能力和形式驗證引擎進行數(shù)學(xué)分析的能力相結(jié)合，來進行尋找設(shè)計錯誤的工作。將Magellan內(nèi)置的VCS和形式驗證引擎相互適應(yīng)地和明確地彼此利用，使得設(shè)計者能夠發(fā)現(xiàn)可能掩藏于深層設(shè)計需要幾千個仿真周期才能發(fā)現(xiàn)的情況復(fù)雜的設(shè)計錯誤，從而節(jié)省了時間并減少了反復(fù)次數(shù)。
Magellan通過排除會產(chǎn)生不利影響的誤報并發(fā)送確定性結(jié)果，進一步提升驗證能力。與傳統(tǒng)的寄存器轉(zhuǎn)換級（register transfer level ，RTL）形式驗證工具不同的是，Magellan幫助確保通過使用其內(nèi)置的VCS引擎對其形式工具引擎所發(fā)現(xiàn)的特性違反進行驗證，使這些特性違反在被之前，能夠在真實仿真環(huán)境中被復(fù)制。
新增了Magellan之后，現(xiàn)在Synopsys的Discovery 驗證平臺實現(xiàn)了層次化驗證，這是強大的DFV（可驗證設(shè)計）技術(shù)，其中通過VCS 和Vera將模塊級設(shè)定和斷言作為芯片級監(jiān)控手段自動地重復(fù)使用。這一在統(tǒng)一驗證平臺下進行層次化驗證的能力，確保了設(shè)計設(shè)定的徹底驗證，同時提升了設(shè)計者的整體驗證能力和水平。

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Synopsys工具介紹（二）

1． LEDA
LEDA?是可編程的語法和設(shè)計規(guī)范檢查工具，它能夠?qū)θ酒腣HDL和Verilog描述、或者兩者混合描述進行檢查，加速SoC的設(shè)計流程。 LEDA預(yù)先將IEEE可綜合規(guī)范、可仿真規(guī)范、可測性規(guī)范和設(shè)計服用規(guī)范集成，提高設(shè)計者分析代碼的能力。


3．Scirocco
Scirocco是迄今為止性能的VHDL模擬器，并且是市場上為SoC驗證度身定制的模擬工具。它與VCS一樣采用了革命性的模擬技術(shù)，即在同一個模擬器中把節(jié)拍式模擬技術(shù)與事件驅(qū)動的模擬技術(shù)結(jié)合起來。Scirocco的高度優(yōu)化的VHDL編譯器能產(chǎn)生有效減少所需內(nèi)存，大大加快了驗證的速度，并能夠在一臺工作站上模擬千萬門級電路。這一性能對要進行整個系統(tǒng)驗證的設(shè)計者來說非常重要。


5. Physical Compiler
Physical Compiler?解決0.18微米以下工藝技術(shù)的IC設(shè)計環(huán)境，是Synopsys物理綜合流程的基本的模塊，它將綜合、布局、布線集成于一體，讓RTL設(shè)計者可以在短的時間內(nèi)得到性能的電路。 通過集成綜合算法、布局算法和布線算法。在RTL到GDS II的設(shè)計流程中，Physical Compiler向設(shè)計者提供了可以確保即使是復(fù)雜的IC設(shè)計的性能預(yù)估性和時序收斂性。

6. ClockTree Compiler
ClockTree Compiler是嵌入于Physical Compiler的工具，它幫助設(shè)計者解決深亞微米IC設(shè)計中時鐘樹的時序問題。它不僅能夠簡化設(shè)計流程，而且可以極大的提高時鐘樹的質(zhì)量：對于插入延時有5％－20％的改進，對時鐘偏移有5％－10％的改進。

7. DC-Expert
DC得到60多個半導(dǎo)體廠商、380多個工藝庫的支持。據(jù)Dataquest的統(tǒng)計，Synopsys的邏輯綜合工具占據(jù)91%的市場份額。
DC Expert是十二年來工業(yè)界標(biāo)準(zhǔn)的邏輯綜合工具，也是Synopsys的產(chǎn)品。它使IC設(shè)計者在短的時間內(nèi)的利用硅片完成設(shè)計。它根據(jù)設(shè)計描述和約束條件并針對特定的工藝庫自動綜合出一個優(yōu)化的門級電路。它可以接受多種輸入格式，如硬件描述語言、原理圖和網(wǎng)表等，并產(chǎn)生多種性能，在縮短設(shè)計時間的同時提高設(shè)計性能。

8. DC Ultra
對于當(dāng)今所有的IC設(shè)計，DC Ultra? 是可以利用的的綜合平臺。它擴展了DC Expert的功能，包括許多的綜合優(yōu)化算法，讓關(guān)鍵路徑的分析和優(yōu)化在短的時間內(nèi)完成。在其中集成的Module Compiler數(shù)據(jù)通路綜合技術(shù)， DC Ultra利用同樣的VHDL/Verilog流程，能夠創(chuàng)造處又快又小的電路。

9. DFT Compiler
DFT Compiler?提供獨創(chuàng)的“一遍測試綜合”技術(shù)和解決方案。它和Design Compiler、Physical Compiler系列產(chǎn)品集成在一起的，包含功能強大的掃描式可測性設(shè)計分析、綜合和驗證技術(shù)。DFT Compiler可以使設(shè)計者在設(shè)計流程的前期，很快而且方便的實現(xiàn)高質(zhì)量的測試分析，確保時序要求和測試覆蓋率要求同時得到滿足。DFT Compiler同時支持RTL級、門級的掃描測試設(shè)計規(guī)則的檢查，以及給予約束的掃描鏈插入和優(yōu)化，同時進行失效覆蓋的分析。

10． Power Compiler
Power Compiler?提供簡便的功耗優(yōu)化能力，能夠自動將設(shè)計的功耗化，提供綜合前的功耗預(yù)估能力，讓設(shè)計者可以更好的規(guī)劃功耗分布，在短時間內(nèi)完成低功耗設(shè)計。Power Compiler嵌入Design Compiler/Physical Compiler之上，是業(yè)界的可以同時優(yōu)化時序、功耗和面積的綜合工具。

11. FPGA Compiler II
FPGA Compiler II是一個專用于快速開發(fā)高品質(zhì)FPGA產(chǎn)品的邏輯綜合工具，可以根據(jù)設(shè)計者的約束條件，針對特定的FPGA結(jié)構(gòu)（物理結(jié)構(gòu)）在性能與面積方面對設(shè)計進行優(yōu)化，自動地完成電路的邏輯實現(xiàn)過程，從而大大降低了FPGA設(shè)計的復(fù)雜度。FPGA Compiler II利用了特殊的結(jié)構(gòu)化算法，結(jié)合高層次電路綜合方法，充分利用復(fù)雜的FPGA結(jié)構(gòu)將設(shè)計輸入綜合成為滿足設(shè)計約束條件，以宏單元或LUT為基本模塊的電路，可以多種格式輸出到用戶的編程系統(tǒng)中。FPGA Compiler II為FPGA設(shè)計者提供高層次設(shè)計方法，并為IC設(shè)計者用FPGA做樣片而轉(zhuǎn)換到ASIC提供了有效的實現(xiàn)途徑。

12． PrimeTime
PrimeTime是針對復(fù)雜、百萬門芯片進行全芯片、門級靜態(tài)時序分析的工具。PrimeTime可以集成于邏輯綜合和物理綜合的流程，讓設(shè)計者分析并解決復(fù)雜的時序問題，并提高時序收斂的速度。PrimeTime是眾多半導(dǎo)體廠商認可的、業(yè)界標(biāo)準(zhǔn)的靜態(tài)時序分析工具。

13． Formality
Formality 是高性能、高速度的全芯片的形式驗證：等效性檢查工具。它比較設(shè)計寄存器傳輸級對門級或門級對門級來保證它沒有偏離原始的設(shè)計意圖。在一個典型的流程中，用戶使用形式驗證比較寄存器傳輸級源碼與綜合后門級網(wǎng)表的功能等效性。這個驗證用于整個設(shè)計周期，在掃描鏈插入、時鐘樹綜合、優(yōu)化、人工網(wǎng)表編輯等等之后，以便在流程的每一階段都能在門級維持完整的功能等效。這樣在整個設(shè)計周期中就不再需要耗時的門級仿真。將Formality和PrimeTime這兩種靜態(tài)驗證方法結(jié)合起來，一個工程師可以在一天內(nèi)運行多次驗證，而不是一天或一周只完成動態(tài)仿真驗證。

14. ASTROTM
Astro是Synopsys為超深亞微米IC設(shè)計進行設(shè)計優(yōu)化、布局、布線的設(shè)計環(huán)境。Astro可以滿足5千萬門、時鐘頻率GHz、在0.10及以下工藝線生產(chǎn)的SoC設(shè)計的工程和技術(shù)需求。Astro高性能的優(yōu)化和布局布線能力主要歸功于Synopsys在其中集成的兩項技術(shù)：PhySiSys和Milkyway DUO結(jié)構(gòu)。

15．APOLLO-IITM
Apollo-II是的VDSM布局布線工具。它能對芯片集成系統(tǒng)的VDSM設(shè)計進行時序、面積、噪聲和功耗的優(yōu)化。Apollo-II的優(yōu)點：
→ 使用布局布線算法，產(chǎn)生出密度的設(shè)計
→ 使用先進的全路徑時序驅(qū)動的布局布線、綜合時鐘樹算法和通用時序引擎，獲得快速時序收斂
→ 與Saturn和Mars一起使用，可提供對時序、功耗和噪聲的進一步優(yōu)化
→ 應(yīng)用了如天線和連接孔等先進特性，能適應(yīng)VDSM的工藝要求
→ 高效強大的ECO管理和遞增式處理，確保的設(shè)計更改能快速實現(xiàn)

16．MARS-RAILTM
Mars-Rail用于功耗和電漂移的分析和優(yōu)化，以完成低功耗高可靠性的設(shè)計。它將自動在Apollo-II的布局布線中起作用。Mars-Rail的優(yōu)點：

17．MARS-XTALKTM
Mars-Xtalk可以進行充分的串?dāng)_分析，并能夠進行防止串?dāng)_發(fā)生的布局和布線，解決超深亞微米芯片設(shè)計中的信號完整性問題。

18-19 COSMOS LE/SETM
Synopsys的Cosmos解決方案可以進行自前向后的混合信號、全定制IC設(shè)計。它可以很好的處理自動化的設(shè)計流程和設(shè)計的靈便性，使得設(shè)計周期可以縮短數(shù)周甚至幾個月。CosmosLE提供了一個基于Milkyway數(shù)據(jù)庫的完整物理IC設(shè)計環(huán)境，同時可以無縫集成，動態(tài)交互操作所有Synopsys公司的物理設(shè)計工具。同時，CosmosSE還提供了一個易用的、基于Synopsys仿真工具的仿真環(huán)境，可以讓設(shè)計者從不同的抽象層次來分析電路是否符合要求。

20．HERCULES-IITM
作為物理驗證的者，Hercules-II能驗證超過1億只晶體管的微處理器、超過1000萬門的ASIC和256MB的DRAM，推動技術(shù)前沿不斷進步。Hercules通過提供快的運行時間和高速有效的糾錯（debugging）來縮短IC設(shè)計的周期。它綜合且強大的圖形界面能迅速幫助設(shè)計者發(fā)現(xiàn)并處理設(shè)計錯誤。Herculus具有進行層次設(shè)計的成熟算法，進行flat processing的優(yōu)化引擎和自動確定如何進行每個區(qū)域數(shù)據(jù)處理的能力?這些技術(shù)縮短了運行時間，提高了驗證的度。


21．NanoSim (STAR-SIMXT)
NanoSim集成了業(yè)界秀的電路仿真技術(shù)，支持Verilog-A和對VCS仿真器的接口，能夠進行電路仿真的工具，其中包括存儲器仿真和混合信號的仿真。通過Hierarchical Array Reduction (HAR)技術(shù)，NanoSim 幾乎可以仿真無限大的仿真存儲器陣列。
Star-SimXT 是一個準(zhǔn)確、高容量、高績效、易用的瞬態(tài)電路仿真軟件。Star-SimXT 能夠處理超過500萬電路元件的設(shè)計，提供的電流電壓波形圖與SPICE結(jié)果的誤差小于5%，而它的仿真速度比 Spice 快 10 到 1000倍。Star-SimXT 可以采用現(xiàn)有的 Spice 模型。

22．STAR-HSPICETM
Star-Hspice 是高度的模擬電路仿真軟件，是世界上廣泛應(yīng)用的電路仿真軟件，它無與倫比的高度和收斂性已經(jīng)被證明適用于廣泛的電路設(shè)計。Star-Hspice 能提供設(shè)計規(guī)格要求的可能的準(zhǔn)確度。

23．STAR-RCXTTM
Star-RCXT用來對全新片設(shè)計、關(guān)鍵網(wǎng)以及塊級設(shè)計進行非常準(zhǔn)確和有效的三維寄生參數(shù)提取，Star-RCXT還可以提供內(nèi)建的電容電阻數(shù)據(jù)壓縮，延時計算以及噪聲分析。Star-RCXT 提供層次化處理模式以及分布式處理模式以達到處理量。Star-RCXT緊密結(jié)合于Synopsys、SinglePass 流程。

24．TetraMAX ATPG
TetraMAX? ATPG是業(yè)界功能強、易于使用的自動測試向量生成工具。針對不同的設(shè)計，TetraMAX可以在短的時間內(nèi)，生成具有具有故障覆蓋率的的測試向量集。TetraMAX支持全掃描、或不完全掃描設(shè)計，同時提供故障仿真和分析能力。

25. DesignWare
DesignWare是SoC/ASIC設(shè)計者鐘愛的設(shè)計IP庫和驗證IP庫。它包括一個獨立于工藝的、經(jīng)驗證的、可綜合的虛擬微架構(gòu)的元件集合，包括邏輯、算術(shù)、存儲和專用元件系列，超過140個模塊。DesignWare和Design Compiler的結(jié)合可以極大地改進綜合的結(jié)果，并縮短設(shè)計周期。
Synopsys在DesignWare中還融合了更復(fù)雜的商業(yè)IP（無需額外付費）目前已有8051微控制器、PCI，PCI－X，USB2.0，MemoryBIST，AMBA SoC結(jié)構(gòu)仿真，AMBA總線控制器等IP模塊。
DesignWare中還包括一個巨大的仿真模型庫，其中包括170,000多種器件的代時序的功能級仿真模型，包括FPGAs (Xilinx, Altera,…), uP, DSP, uC, peripherals, memories, common logic, Memory等。還有總線(Bus-Interface)模型PCI-X,USB2.0,AMBA, Infiniband, Ethernet, IEEE1394等，以及CPU的總線功能仿真模型包括ARM, MIPS, PowerPC等。