IP Core 開發(fā)小組 HDL 編碼風(fēng)格與編碼指導(dǎo)

HDL編碼風(fēng)格與編碼指南
草案初稿
作者
徐欣
孫廣富
Rev. 0.1
June 30，2002
IP Core 開發(fā)小組 HDL 編碼風(fēng)格與編碼指導(dǎo) dr.xuxin@163.net
目 錄
部分：說明...............................................................................................................................4
第二部分：HDL編碼風(fēng)格..............................................................................................................5
1. 文件頭和修訂列表..............................................................................................................5
1．1文件頭包含以下內(nèi)容：..........................................................................................5
1．2修訂列表包含以下內(nèi)容：......................................................................................5
2．聯(lián)機(jī)注釋.............................................................................................................................7
3．命名規(guī)則.............................................................................................................................7
3．1 實(shí)體和結(jié)構(gòu).............................................................................................................7
3．2 端口.........................................................................................................................7
3．3 結(jié)構(gòu)體.....................................................................................................................8
3．4 元件 component.....................................................................................................8
3．5 配置.........................................................................................................................8
3．6包、函數(shù)和過程......................................................................................................8
3．6．1 包...............................................................................................................8
3．6．2 函數(shù)和過程...............................................................................................8
3．7常量和類屬說明......................................................................................................9
3．8枚舉（enumeration），數(shù)據(jù)類型，記錄和數(shù)組....................................................9
3．9信號(hào)和變量..............................................................................................................9
3．9．1 信號(hào)...........................................................................................................9
3．9．2 變量...........................................................................................................9
3．10進(jìn)程和塊..............................................................................................................10
3．10．1 進(jìn)程.......................................................................................................10
3．10．2 塊...........................................................................................................10
3．11測(cè)試工作臺(tái) test bench........................................................................................10
3．12文件和目錄結(jié)構(gòu)..................................................................................................10
3．13其它......................................................................................................................10
第三部分：HDL編碼指導(dǎo)............................................................................................................11
1．復(fù)位..................................................................................................................................11
1．1 作用.......................................................................................................................11
1．2 推薦：...................................................................................................................11
1．3強(qiáng)烈推薦：............................................................................................................11
2．時(shí)鐘..................................................................................................................................11
2．1好的習(xí)慣：............................................................................................................11 2．2推薦：....................................................................................................................11
2．3強(qiáng)烈推薦：............................................................................................................12
3．總線..................................................................................................................................12
4．通用規(guī)則...........................................................................................................................12
4．1強(qiáng)烈推薦：............................................................................................................12
4．2同步設(shè)計(jì)和時(shí)序優(yōu)化............................................................................................12
4．2．1強(qiáng)烈推薦：..............................................................................................12
4．2．2推薦：......................................................................................................12
4．2．3好的習(xí)慣：..............................................................................................13
5．verilog編碼指導(dǎo)原則......................................................................................................13
5．1一般規(guī)則................................................................................................................13
5．1．1強(qiáng)烈推薦：..............................................................................................13
5．1．2推薦：......................................................................................................13
5．1．3好的習(xí)慣：..............................................................................................13
5．2仿真和調(diào)試............................................................................................................13
5．2．1強(qiáng)烈推薦：..............................................................................................13
5．2．2好的習(xí)慣：..............................................................................................13
6．VHDL 代碼指導(dǎo)原則......................................................................................................14
6．1一般規(guī)則................................................................................................................14
6．1．1強(qiáng)烈推薦：..............................................................................................14
6．1．2好的習(xí)慣：..............................................................................................14
6．1．3好的習(xí)慣：..............................................................................................15
6．1．4推薦：......................................................................................................15
6．1．5強(qiáng)烈推薦：..............................................................................................15
6．2可綜合編碼............................................................................................................16
6．2．1好的習(xí)慣：..............................................................................................16
6．2．2推薦：......................................................................................................16
6．2．3強(qiáng)烈推薦：..............................................................................................16
6．3以仿真和調(diào)試為目的的編碼................................................................................17
6．3．1好的習(xí)慣：..............................................................................................17
部分：說明
1.準(zhǔn)則的重要程度分三個(gè)層次：
好的經(jīng)驗(yàn)——表明這條規(guī)則是一般情況下比較好的經(jīng)驗(yàn)，在大多數(shù)的情況下要遵循，在特殊情況下可以突破這一規(guī)則。
推薦——推薦這一規(guī)則，在遵循這一規(guī)則的條件下，一般不會(huì)出現(xiàn)問題；
強(qiáng)烈推薦——表示嚴(yán)格規(guī)定，除非出現(xiàn)特別特殊的情況，否則要嚴(yán)格遵守。
2．斜體部分一般表明不按照規(guī)則執(zhí)行，會(huì)出現(xiàn)的問題和現(xiàn)象，或一些相關(guān)注釋。
3．版本及修訂工作
姓名
修訂
日期
聯(lián)系方式
徐欣，孫廣富
規(guī)范的初發(fā)布
2002-6-30
Dr.xuxin@163.net
第二部分：HDL編碼風(fēng)格
1. 文件頭和修訂列表
作為好的源代碼，其中必須包含所有需要的信息。因此源代碼中要包含文件頭和修訂列表（以獲得修改情況）。
1．1文件頭包含以下內(nèi)容：
·模塊名
·文件名
·需要的庫(kù)
·模塊描述
·使用的仿真器——其運(yùn)行平臺(tái)和版本
·使用的綜合工具，其運(yùn)行平臺(tái)和版本
·作者名字和e-mail
1．2修訂列表包含以下內(nèi)容：
·修訂版本號(hào)
·改動(dòng)的數(shù)據(jù)
·修訂者名字和e-mail
·改動(dòng)的詳細(xì)描述
下面是一個(gè)例子：
Example Header
-------------------------------------------------------------------------------------------
-- Module : MAC (Multiply Accumulate Unit)
-- File : mac.vhd
-- Library : ieee,.......
-- Description : It is a general Purpose Multiply Accumulate Unit capable of
-- Simulator : Modelsim 5.2 / Windows 95
-- Synthesizer : Synplify / Windows95
-- Author / Designer : Harish Y S (harish@opencores.org)
-------------------------------------------------------------------------------------------
Example Revision List
-------------------------------------------------------------------------------------------
-- Revision Number : 1
-- Date of Change : 20th March 2000
-- Modifier : Harish Y S (harish@opencores.org)
-- Description : Initial Design
-------------------------------------------------------------------------------------------
-- Revision Number : 2
-- Date of Change : dd mm yyyy
-- Modifier : XYZ (email)
-- Description : Modified the ????.to improve ????..
-------------------------------------------------------------------------------------------
文件頭的標(biāo)準(zhǔn)模式：
-------------------------------------------------------------------------------
-- Title :
-- Project :
-------------------------------------------------------------------------------
-- File :
-- Author : name <email>
-- Organization:
-- Created :
-- Last update :
-- Platform :
-- Simulators :
-- Synthesizers:
-- Targets :
-- Dependency :
-------------------------------------------------------------------------------
-- Description:
-------------------------------------------------------------------------------
-- Copyright (c) notice
-------------------------------------------------------------------------------
-- Revisions :
-- Revision Number :
-- Version :
-- Date :
-- Modifier : name <email>
-- Desccription :
------------------------------------------------------------------------------
2．聯(lián)機(jī)注釋
每一個(gè)重要的操作和定義后都要加上注釋，描述操作和聲明的使用。
3．命名規(guī)則
3．1 實(shí)體和結(jié)構(gòu)
規(guī)則：·實(shí)體名要確切描述其功能；
·實(shí)體名只能用小寫字母，不超過10個(gè)字符；
推薦：每個(gè)實(shí)體有一個(gè)3-4個(gè)字母的縮略名，可以將其應(yīng)用在其內(nèi)部的構(gòu)造模塊（component）和信號(hào)名中。
3．2 端口
規(guī)則：·端口名應(yīng)和信號(hào)相對(duì)應(yīng)，以大寫字母開頭；
·若端口是標(biāo)準(zhǔn)設(shè)備，可包含標(biāo)準(zhǔn)名，不超過15個(gè)字符；
·端口聲明后要有詳細(xì)注釋。 www.IPcore.com.cn 第 7 頁 共 17 頁
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3．3 結(jié)構(gòu)體
結(jié)構(gòu)體定義系統(tǒng)行為，可從不同方面對(duì)其進(jìn)行描述，結(jié)構(gòu)體和實(shí)體是一致的，其名字要表明系統(tǒng)描述的方法。
規(guī)則：·構(gòu)造體名可用“behavioural”表示行為描述，“structural”表示結(jié)構(gòu)描述，“RTL”表示寄存器描述等；
·由綜合出來的結(jié)構(gòu)體要有“_syn”后綴，并且在開始和結(jié)束出要注明采用的技術(shù)；
·在“ARCHITECTURE”語句前要有一行注釋，說明其功能，并說明是否可綜合，或僅可仿真。
推薦：當(dāng)一個(gè)設(shè)計(jì)中包含多個(gè)文件時(shí)，通過加“_arch”后綴來加以區(qū)分。
3．4 元件 component
元件 component在VHDL設(shè)計(jì)的層次結(jié)構(gòu)中使用。
規(guī)則：其名稱以包或?qū)嶓w的縮略名作開頭；
可取有實(shí)際意義的單詞，大小寫可混用，不要超過8個(gè)字符。
3．5 配置
配置是用來說明邏輯模塊和其構(gòu)造體間的關(guān)系。
規(guī)則：配置名中要包含頂層設(shè)計(jì)名；以大寫字母開頭，不超過15個(gè)字符。
推薦：加“_cfg”后綴區(qū)分多個(gè)文件。
3．6包、函數(shù)和過程
3．6．1 包
規(guī)則：·包中要包含系統(tǒng)所需定義的所有常量，數(shù)據(jù)類型，模塊，過程和函數(shù)；
·包名以大寫字母開頭，不超過15個(gè)字符。
推薦：加“_pkg”后綴區(qū)分多個(gè)文件，為包定義一個(gè)3-4個(gè)字符的縮略名，加在其中的常量，過程和函數(shù)名中，用以區(qū)分不同包中的內(nèi)容。
3．6．2 函數(shù)和過程
規(guī)則：·以大寫字母開頭，不超過10個(gè)字母；

·要體現(xiàn)其功能，用前綴“l(fā)_”表示局部變量；
·局部信號(hào)應(yīng)有其特征域。
推薦：加入包的縮略名于其中。
3．7常量和類屬說明
規(guī)則：用大寫字母，要明確描述常量的用法。
推薦：加入包的縮略名于其中。
3．8枚舉（enumeration），數(shù)據(jù)類型，記錄和數(shù)組
規(guī)則：用大寫字母，新數(shù)據(jù)類型要加后綴“_typ”。
3．9信號(hào)和變量
3．9．1 信號(hào)
規(guī)則：·個(gè)符號(hào)必須是字母，信號(hào)名要描述其功能，不超過15個(gè)字符；
·頭三個(gè)字母要顯示說明驅(qū)動(dòng)模塊的類型，要把其驅(qū)動(dòng)實(shí)體，模塊或進(jìn)程縮略名加在前面：如控制單元——“ctl”，算術(shù)邏輯運(yùn)算單元——“alu”，乘法器——“mac”，數(shù)據(jù)地址發(fā)生器——“dag”；
·如果信號(hào)只是在僅有時(shí)鐘的進(jìn)程中獲得其值的，則加“_q”，若是總線則加“_reg” 信號(hào)定義語句后要有一行注釋描述其功能；
·信號(hào)名要表明信號(hào)的極性：高電平有效/正邏輯（P），低電平有效/負(fù)邏輯（N）
·全局信號(hào)“G”，局部信號(hào)“L”；若是三態(tài)信號(hào)，加Z；
·后續(xù)字符要說明信號(hào)的內(nèi)容。
例如：“alu{GBaugend”——其驅(qū)動(dòng)的模塊為算術(shù)邏輯運(yùn)算單元，高電平有效全局信號(hào)，是算術(shù)邏輯運(yùn)算單元的其中一個(gè)操作數(shù)的總線信號(hào)。
“macNGWoverflow”——其驅(qū)動(dòng)的模塊是乘法器，低電平有效全局單線信號(hào)，其功能是在乘法器溢出時(shí)修改狀態(tài)寄存器的溢出標(biāo)志位。
3．9．2 變量
規(guī)則：·變量名要簡(jiǎn)單并能描述其功能；

·變量名可包含各種格式的字母、數(shù)字和下劃線；
·變量名要確切的表示其行為。
3．10進(jìn)程和塊
進(jìn)程、塊和配置可取有實(shí)際意義的單詞，大小寫可混用，不超過8個(gè)字符。
3．10．1 進(jìn)程
規(guī)則：·所有進(jìn)程必須有進(jìn)程名，用以描述其功能；
·注釋要包含以下內(nèi)容：組合、時(shí)序進(jìn)程，組合進(jìn)程要定義所有敏感信號(hào)，時(shí)序進(jìn)程要定義時(shí)鐘和其邊沿（上升沿或下降沿），時(shí)序進(jìn)程還要定義復(fù)位信號(hào)——如果有的話，其有效與否與時(shí)鐘有關(guān)。
3．10．2 塊
3．11測(cè)試工作臺(tái) test bench
由于測(cè)試工作臺(tái)在設(shè)計(jì)流程種的重要地位，因此，對(duì)其有一些特殊的要求。
規(guī)則：·其名稱要與實(shí)體名一致，且加后綴“_TB”；
·結(jié)構(gòu)體、進(jìn)程、變量和信號(hào)同樣遵循上述規(guī)則；
·內(nèi)存組織和仿真生成由過程和函數(shù)來實(shí)現(xiàn)；
·出錯(cuò)要提供下述信息：實(shí)體或模塊名，信號(hào)或變量名，過程或函數(shù)名，當(dāng)前時(shí)間點(diǎn)，錯(cuò)誤號(hào)或錯(cuò)誤名，可能的出錯(cuò)原因，出錯(cuò)位置（RTL, structural 或 behavioral代碼）；
3．12文件和目錄結(jié)構(gòu)
現(xiàn)在在目前的集成開發(fā)環(huán)境中自動(dòng)管理
3．13其它
·盡可能使用類書參數(shù)說明（Generic）。
·盡量多定義常數(shù)，這樣可以增加代碼的可讀性。
·寫代碼之前，要先畫出系統(tǒng)框圖，對(duì)自己要做的模塊有一個(gè)清楚的認(rèn)識(shí)，這樣可以減少你寫代碼時(shí)間，提高效率。 第三部分：HDL編碼指導(dǎo)
1．復(fù)位
1．1 作用
復(fù)位使初始狀態(tài)可預(yù)測(cè)，防止出現(xiàn)禁用狀態(tài)。
1．2 推薦：
·FPGA和CPLD的復(fù)位信號(hào)采用異步低電平有效信號(hào)，連接到其全局復(fù)位輸入端，使用專用路徑通道。
FPGA和CPLD有固定時(shí)間延遲線，連接到所有資源上。
·對(duì)于目標(biāo)器件為ASIC的core，異步時(shí)鐘只能局部使用，在頂層設(shè)計(jì)上要與時(shí)鐘同步，這可以防止過長(zhǎng)的延時(shí)。
·復(fù)位時(shí)，所有雙向端口要處于輸入狀態(tài)。
1．3強(qiáng)烈推薦：
復(fù)位信號(hào)必須連接到FPGA和CPLD的全局復(fù)位管腳。
這是由于這些管腳提供較低的抖動(dòng)。
2．時(shí)鐘
2．1好的習(xí)慣：
在core中盡可使用小的時(shí)鐘域。
2．2推薦：
·信號(hào)穿過時(shí)鐘的兩半個(gè)周期時(shí)，要在前后分別取樣；
防止出現(xiàn)半穩(wěn)定狀態(tài)。
·不要用時(shí)鐘或復(fù)位信號(hào)作數(shù)據(jù)或使能信號(hào)，也不能用數(shù)據(jù)信號(hào)作為時(shí)鐘或復(fù)位信號(hào)；

HDL綜合時(shí)會(huì)出現(xiàn)時(shí)序驗(yàn)證問題。
·不要使用門時(shí)鐘（don't use gated clock）。
2．3強(qiáng)烈推薦：
時(shí)鐘信號(hào)必須連接到全局時(shí)鐘管腳上。
3．總線
推薦：
·總線要從0位開始；
有些工具不支持不從0位開始的總線。
·從高位到低位；
這樣可以避免在不同設(shè)計(jì)層上產(chǎn)生誤解。
4．通用規(guī)則
4．1強(qiáng)烈推薦：
不要使用內(nèi)部三態(tài)信號(hào)，否則增加功耗。
這樣使后端的調(diào)整更困難。
4．2同步設(shè)計(jì)和時(shí)序優(yōu)化
4．2．1強(qiáng)烈推薦：
·只使用同步設(shè)計(jì)；
這樣可以避免在綜合、時(shí)序驗(yàn)證和仿真中的出現(xiàn)的一些問題。
·不要使用延時(shí)單元；
·所有塊的外部IO必須注冊(cè)；
這樣可以避免較長(zhǎng)的路徑延時(shí)
4．2．2推薦：
·避免使用鎖存器；
這樣會(huì)產(chǎn)生綜合和時(shí)序驗(yàn)證問題。
·避免使用負(fù)延觸發(fā)的雙穩(wěn)態(tài)多諧振蕩器（flip flop）。

同樣會(huì)產(chǎn)生綜合和時(shí)序驗(yàn)證問題。
4．2．3好的習(xí)慣：
塊內(nèi)部IO要例化。
這是設(shè)計(jì)問題，在大部分情況下推薦使用
5．verilog編碼指導(dǎo)原則
5．1一般規(guī)則
5．1．1強(qiáng)烈推薦：
在時(shí)鐘驅(qū)動(dòng)的同步進(jìn)程中不要使用block結(jié)構(gòu)，block結(jié)構(gòu)應(yīng)用于異步進(jìn)程種。
Synopsys 希望使用這種格式，有確定的仿真響應(yīng)。
5．1．2推薦：
·盡量使用無路徑的“include”命令行；
HDL應(yīng)當(dāng)與環(huán)境無關(guān)。
·避免使用“ifdef”命令，盡量用一個(gè)全局定義文件做所有的定義；
否則容易產(chǎn)生版本和編輯問題
5．1．3好的習(xí)慣：
·盡量在一個(gè)文件中只用一個(gè)模塊，文件名要和模塊名相同；
·盡量在例化中使用名稱符號(hào)，不要用位置符號(hào)；
有利于調(diào)試和增加代碼的易讀性。
·在不同的層級(jí)上使用統(tǒng)一的信號(hào)名；
容易跟蹤信號(hào)，網(wǎng)表調(diào)試也容易。
·比較總線時(shí)要有相同的寬度。
否則其它位的值不可預(yù)測(cè)。
5．2仿真和調(diào)試
5．2．1強(qiáng)烈推薦：
全部的系統(tǒng)仿真任務(wù)都應(yīng)在Synopsys命令“synopsys translate on/off”之中。
5．2．2好的習(xí)慣：
·在全局定義文件中，在開始的時(shí)間標(biāo)度命令中寫“timescale 1n/10p”；

不同的“timescale”會(huì)導(dǎo)致仿真問題——競(jìng)爭(zhēng)和過長(zhǎng)的路徑
·盡量在“display”命令中使用“%m”（顯示實(shí)例名）。
6．VHDL 代碼指導(dǎo)原則
6．1一般規(guī)則
6．1．1強(qiáng)烈推薦：
·外部端口用std_logic類型；
·不要賦未知值“x”或檢查驗(yàn)證無效的“-”；
這些值在仿真和綜合時(shí)會(huì)產(chǎn)生不可預(yù)測(cè)的行為。
·不要使用信號(hào)和變量的默認(rèn)值（或初始值），用復(fù)位脈沖初始化信號(hào)和變量。
會(huì)在仿真和綜合時(shí)出現(xiàn)不匹配。
6．1．2好的習(xí)慣：
·在整個(gè)VHDL工程中不要混用編碼準(zhǔn)則（i.e. VHDL 87 and VHDL 93）；
·盡量在一個(gè)VHDL文件中做一個(gè)設(shè)計(jì)，文件名要和結(jié)構(gòu)名一致；
·盡量在模塊例化中使用名稱符號(hào)，不要用位置符號(hào)；
有利于調(diào)試和增加代碼的易讀性。
例如：
wb_if: wb
PORT MAP (
CLK => CLK_i,
RST_I => RST_I_i,
ACK_O => ACK_O_i,
ADR_I => ADR_I_i,
CYC_I => CYC_I_i,
DAT_I => DAT_I_i,
DAT_O => DAT_O_i,
RTY_O => RTY_O_i,
STB_I => STB_I_i,

WE_I => WE_I_i);
6．1．3好的習(xí)慣：
·在不同的層級(jí)上使用統(tǒng)一的信號(hào)名；
容易跟蹤信號(hào)，網(wǎng)表調(diào)試也容易。
·盡量用配置（configuration）映射實(shí)體、結(jié)構(gòu)體和模塊；
改變不同的結(jié)構(gòu)體只要簡(jiǎn)單改動(dòng)一個(gè)文件就可以了，這在仿真上很有用，能從高層上改變低層結(jié)構(gòu)體。
·盡量在分開的庫(kù)中編譯每個(gè)塊；
·使用常量和類屬說明定義緩沖大小，總線寬度和其它單元參數(shù)。
這可增強(qiáng)可讀性和代碼復(fù)用性。
6．1．4推薦：
·在一個(gè)化的包中定義模塊和常量。
6．1．5強(qiáng)烈推薦：
·不要在代碼中使用buffer類型的端口讀取輸出數(shù)據(jù)；要使用out類型，再增加另外變量或信號(hào)，以獲取輸出值。
這是因?yàn)閎uffer類型的端口不能連接到其他類型的端口上，因此buffer類型就會(huì)在整個(gè)設(shè)計(jì)的端口中傳播下去。
例如：
PROCESS (CLK, RST_n)
variable out_var : std_logic;
BEGIN -- PROCESS
IF RST_n = '0' THEN
Outsignal <= '0';
out_var <'0';
outsign2 <= '0';
ELSIF CLK'event AND CLK = '1' THEN
Outsign2 <= out_var; -- the same as Outsignal
out_var := input1 and input2;
Outsignal <= input1 and input2;
END IF;

END PROCESS;
6．2可綜合編碼
6．2．1好的習(xí)慣：
盡量使用FSM，一個(gè)在時(shí)序邏輯中，一個(gè)在組合邏輯中。
這可增加可讀性和預(yù)測(cè)組合邏輯的大小
6．2．2推薦：
盡量在一個(gè)單獨(dú)的時(shí)鐘進(jìn)程中寫時(shí)鐘使能，而不要在兩個(gè)不同的進(jìn)程中使用，一個(gè)是時(shí)鐘驅(qū)動(dòng)的，一個(gè)是組合邏輯，如下例所示。
這是因?yàn)橛行┚C合工具檢查CE操作，若存在，就將其映射到觸發(fā)器的CE端，否則，CE管腳不被使用，隱含使用外部邏輯。這是fpga設(shè)計(jì)的一般習(xí)慣。
PROCESS (CLK, RST_n)
BEGIN -- PROCESS
IF RST_n = '0' THEN
Outsignal <= '0';
ELSIF CLK'event AND CLK = '1' THEN
IF (CE = '1') THEN
Outsignal <= '1';
END IF;
END IF;
END PROCESS;
6．2．3強(qiáng)烈推薦：
·對(duì)變量要先讀后寫；
如果先寫后讀，就會(huì)產(chǎn)生長(zhǎng)的組合邏輯和鎖存器（或寄存器）。這是因?yàn)樽兞恐凳橇⒓传@取的。
PROCESS (CLK, RST_n)
Variable out_var : std_logic;
BEGIN -- PROCESS
IF RST_n = '0' THEN

outsign2 <= '0';
ELSIF CLK'event AND CLK = '1' THEN
Outsign2 <= out_var; -- read
out_var := input1 and input2; -- write
END IF;
END PROCESS;
·在組合邏輯進(jìn)程中，其敏感向量標(biāo)中要包含所有要讀取得信號(hào)；
這是為了防止出現(xiàn)不必要的鎖存器。
·避免使用長(zhǎng)的if-then-else語句，而使用case語句來代替；
防止出現(xiàn)較大的優(yōu)先編碼器，使得代碼比較容易讀懂。
6．3以仿真和調(diào)試為目的的編碼
6．3．1好的習(xí)慣：
盡量使用兩部分的test bench，一部分作為數(shù)據(jù)產(chǎn)生和檢驗(yàn)，另一部分作為時(shí)序總線接口協(xié)議的產(chǎn)生和檢驗(yàn)。
這是為了從總線握手中分離數(shù)據(jù)（結(jié)果檢驗(yàn)），為了使操作簡(jiǎn)單——改變總線握手協(xié)議而同時(shí)保持內(nèi)部邏輯不變。