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基于視頻解碼芯片與CPLD的實(shí)時(shí)圖像采集系統(tǒng)
資源沖突問題，需控制dsp和sram、cpld和sram之間的通斷[3]。cpld通過提供總線隔離器的控制信號(hào)，在cpld對(duì)sram a操作時(shí)就將cpld到sram b的地址線、數(shù)據(jù)線、片選信號(hào)都置高阻，設(shè)置隔離器使dsp與sram b導(dǎo)通，而與sram a斷開，此時(shí)dsp可以讀取sram b，反之亦然。實(shí)際上，sram的數(shù)據(jù)線也有兩組，其工作方式和地址線一樣。為了給dsp以充裕的時(shí)間讀取ram中的數(shù)據(jù)，還要控制將每場(chǎng)圖像存人不同的ram，使兩片sram以乒乓方式工作。設(shè)計(jì)中選用了issi公司的is61lv5128，容量為512kb。 3.3.2 接口 cpld的主要外圍接口如下：(1)輸入部分。圖像數(shù)據(jù)lpd[7:0]、時(shí)鐘lclk、場(chǎng)同步vref、行同步href、復(fù)位res。(2)輸出部分。圖像數(shù)據(jù)ip01[7：0]和ip02[7：o]，片選信號(hào)eel、ce2，寫使能wel、we2，地址addl[18：0]、add2[18：o]，總線隔離器的開關(guān)信號(hào)f1、f2，dsp中斷信號(hào)dspint(這里沒有設(shè)置sram的0e信號(hào)，因?yàn)閏pld只需要將數(shù)據(jù)寫入sram，不需要從sram中讀數(shù)據(jù))。
基于FPGA的一種高速圖形幀存設(shè)計(jì)
m從地址改變到有效的數(shù)據(jù)出現(xiàn)在數(shù)據(jù)總線上所需的延時(shí)；t3為fpga讀幀存數(shù)據(jù)總線上的數(shù)據(jù)到輸出至amlcd所需的延時(shí)；t4為clk_top經(jīng)dll產(chǎn)生像素時(shí)鐘直接輸出至amlcd所需的延時(shí)。可以看出延時(shí)t=t1+t2+t3-t4。系統(tǒng)中的幀存控制器由xilinx公司的sparatnii 芯片xc2s50-6實(shí)現(xiàn)，經(jīng)過fpga express3.7綜合和xilinx公司的ise4.2i軟件布局布線。經(jīng)分析，布線后的延時(shí)：t1=10.994ns、t3=10.691ns、t4=7.784ns，t2 由is61lv5128芯片的時(shí)間參數(shù)決定，t2≤10ns，從而t≤23.901ns＜25ns，滿足系統(tǒng)的時(shí)序要求。一般開發(fā)工具所得出的時(shí)序報(bào)告是系統(tǒng)最壞情況下的延時(shí)，實(shí)際系統(tǒng)中的延時(shí)將小于仿真時(shí)所得出的數(shù)據(jù)。采用高速sram存儲(chǔ)器作為圖形幀存，用fpga設(shè)計(jì)幀存控制器，能大大減小電路板的尺寸，增加系統(tǒng)的可靠性和設(shè)計(jì)靈活性采用雙幀存交替切換及單幀雙掃技術(shù)，提高了系統(tǒng)視頻帶寬，并能提高系統(tǒng)實(shí)時(shí)性，減少圖形閃爍采用vhdl語言進(jìn)行fpga設(shè)計(jì)具有方法簡(jiǎn)單、易讀和可重用性強(qiáng)的特點(diǎn)。該高速圖形幀存已
基于數(shù)字信號(hào)處理器的穩(wěn)態(tài)視覺誘發(fā)
器之一，芯片內(nèi)核為32位c28x cpu，具有高達(dá)150 mhz的工作頻率和8級(jí)指令流水線[7]。圖1是f2812的內(nèi)部結(jié)構(gòu)圖。系統(tǒng)采用5v直流電壓電源供電，通過電源轉(zhuǎn)換芯片tps7333qd與tps7333qd轉(zhuǎn)換成3.3 v與1.8 v供系統(tǒng)各部分使用；時(shí)鐘部分選用maxim公司的ds1501實(shí)時(shí)時(shí)鐘芯片，具有rtc報(bào)警、看門狗定時(shí)器、上電復(fù)位、電池監(jiān)控、256b非易失(nv) sram以及一個(gè)32.768 khz的頻率輸出；用低功耗512kb×8的高速cmos 靜態(tài)ram is61lv5128，對(duì)dsp進(jìn)行ram擴(kuò)展，該芯片接口簡(jiǎn)單，容易操作。如圖2所示，系統(tǒng)硬件設(shè)計(jì)以tms320f2812為核心。利用運(yùn)放升壓電路和儀表放大器將電極信號(hào)進(jìn)行調(diào)理，以符合模數(shù)轉(zhuǎn)換器件的工作范圍。經(jīng)調(diào)理的模擬量送dsp控制器內(nèi)置的12 bit a/d轉(zhuǎn)換模塊，同時(shí)通過校準(zhǔn)電路提高采樣精度。采集數(shù)據(jù)的存儲(chǔ)、分析和處理由dsp完成。對(duì)完成處理的信息可以通過tms320f2812的串口等通信接口與外部設(shè)備通信。作為數(shù)據(jù)采集關(guān)鍵部分，模數(shù)轉(zhuǎn)換部分利用了tms320f2812的自帶adc模塊

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