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PLD難問(wèn)題，不知所措 |
| 作者：hahahaluo 欄目：EDA技術(shù) |
用PLD實(shí)現(xiàn)這個(gè)邏輯怎么搞？ o1＝i1*i2＋/i1*i2*o1 想了一天，覺(jué)得用簡(jiǎn)單的16V8很難實(shí)現(xiàn)，加一兩個(gè)外圍元件或許有可能 望達(dá)人賜教！ |
| 2樓： | >>參與討論 |
| 作者： jzt369 于 2006/7/5 15:23:00 發(fā)布：
! 行不行，你可以在isplever編譯一下，也許可以 |
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| 3樓： | >>參與討論 |
| 作者： lememeng 于 2006/7/7 10:20:00 發(fā)布：
可以將o1接倒一個(gè)輸入端上 在“模擬技術(shù)”版塊上和你討論過(guò)。在GAL上是肯定可以實(shí)現(xiàn)這種鎖存功能的。 語(yǔ)法問(wèn)題很難說(shuō)清楚，如編譯器設(shè)置，方程式描述文本（甚至是標(biāo)點(diǎn)符號(hào)），相信很多人都碰到過(guò)，只能自己摸索了。 GAL管腳的安排有時(shí)也有問(wèn)題，如GAL20V8。這是我以前的一個(gè)記錄： 在WINCUPL界面下，在PLD文件編輯框的DEVICE欄有兩個(gè)基本識(shí)別字， g20v8和g20v8a。 另外三個(gè)特別識(shí)別字： g20v8ms:Registered Mode,若器件方程中有寄存器輸出模式，CUPL在編譯時(shí) 會(huì)自動(dòng)將器件選為這種模式。從Pin15到Pin22都可輸入輸出。 Pin1 = common clock, Pin13 = common registered OUTPUT enable g20v8ma:Complex Mode,在器件方程無(wú)寄存器方式，但有乘積項(xiàng)作為某輸出 的輸出允許項(xiàng)時(shí)，CUPL自動(dòng)將器件選為這種模式。Pin15、22只能 作為輸出。 g20v8s :Simple Mode(default)，在這個(gè)模式下，Pin18、19只能 輸出，其它IO腳只能要么是輸出，要么是輸入，不能反饋。 如果DEVICE按基本識(shí)別字(g20v8(a))，將根據(jù)方程按上述三種模式自動(dòng)設(shè) 定，編譯不一定能通過(guò)。 僅供參考，我們的編譯器不同。 |
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