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VHDL 測試基準(zhǔn)里的時(shí)鐘大家都是怎么寫的， |
| 作者：allenz 欄目：EDA技術(shù) |
我自己VHDL剛開始用，一般周期比較少的話就用 clk<='0','1' after 1 ns,....... 好像沒有跟VERILOG 里的ALWAYS 之類對就的語句 http://bbs.21ic.com/club/bbs/images/emote/mood25.gif 請 教一下，怎么用比較少的循環(huán)語句來實(shí)現(xiàn)， 謝謝！ |
| 2樓： | >>參與討論 |
| 作者： wzsoul 于 2006/6/27 17:13:00 發(fā)布：
看這樣行不? .............. signal clk : std_logic ; .................. PROCESS --產(chǎn)生100M的時(shí)鐘 begin clk <= '1' ; wait for 5 ns ; clk <= '0' ; wait for 5 ns ; end PROCESS; ----------------------------------- 或者是 .................... signal clk : std_logic := '1' ; ..................... PROCESS begin clk <= not clk after 5 ns ; end PROCESS ; |
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