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forever和always用于時(shí)鐘的疑惑?

作者:yangdw1024 欄目:EDA技術(shù)
forever和always用于時(shí)鐘的疑惑?
verilog代碼如下:
input reset,clkin;
OUTPUT clkout;
reg clkout;
reg [1:0] count;
always@(posedge clkin )
    begin
    if(!reset)
       begin
      count <= 2'b00;
      clkout <= 0;
     end
   else
      count <= count +1 ;
      if(count == 2'b11)
      begin
      count <= 2'b00;    
      clkout <= ~clkout;
      end
   end
endMODULE
---------------------------------------------------------------
testbench代碼如下:
MODULE test06_t;

reg clkin,reset;
wire clkout;
test06 mytest(reset,clkin,clkout);
initial
   begin
       clkin = 0;
   #10 reset = 0;
   #20 reset = 1;
//   forever #25 clkin = ~clkin;
   end
   
   
always #5 clkin = ~clkin;
endMODULE
-------------------------------------------------------
問題是如果用forever(去掉注釋符,屏蔽掉后面的always語句),clkout輸出為X,看不到輸出波形;
相反,如果注釋掉forever而開放always則可以看到正確的分頻波形輸出
難道這兩個(gè)語句在產(chǎn)生時(shí)鐘會有所不同嗎?
仿真環(huán)境為modelsim6.1

2樓: >>參與討論
hanzz113
回復(fù)
在同一MODULE內(nèi)可以同時(shí)用兩種方式描述同一個(gè)變量么?(clkin)
我用modelsim運(yùn)行了一下樓主的源代碼,兩種情況下都有波形出現(xiàn),但是顯示仿真出錯(cuò)的警告。
不明白你同時(shí)用forever 和always描述clkin是出于什么目的?

3樓: >>參與討論
wangyibo
改個(gè)位置看看
你把forever #25 clkin = ~clkin;改到always #5 clkin = ~clkin;看看


4樓: >>參與討論
yangdw1024
to  hanzz113
我的可是2個(gè)文件,第一個(gè)是rtl描述文件,第二個(gè)是testbench測試向量,是兩個(gè)不同的文件。我找到問題了,只需要在always@(posedge clkin )中增加敏感量reset就行,仿真結(jié)果沒有問題。

可以加為msn嗎?有空可以多交流,我也是初學(xué)

msn:yangdw1208@hotmail.com


5樓: >>參與討論
網(wǎng)友
clkout定義時(shí)是reg,調(diào)試時(shí)又變成wire,這樣行嗎?
6樓: >>參與討論
網(wǎng)友
這個(gè)只是同步復(fù)位與異步復(fù)位的區(qū)別吧?不會導(dǎo)致無輸出波形
參與討論
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