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fpga 和 cpld有什么區(qū)別?學(xué)的話選那個(gè)? |
| 作者：系統(tǒng)管理員 欄目：EDA技術(shù) |
| 2樓： | >>參與討論 |
| 作者： 吳明詩 于 2006/5/25 19:58:00 發(fā)布：
靠，管理員，呵呵 先把語言學(xué)好，用什么都差不多 |
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| 3樓： | >>參與討論 |
| 作者： xjg1111 于 2006/5/26 0:32:00 發(fā)布：
re 結(jié)構(gòu)上是有差別的， CPLD 基于門電路結(jié)構(gòu)，比較適合組合邏輯及運(yùn)算電路。 FPGA 基于LUT （查找表）結(jié)構(gòu)，類似于RAM，適于時(shí)序電路。 在一定程序上學(xué)習(xí)與應(yīng)用是一樣的。 在設(shè)計(jì)中一些地方還是要考慮的。 |
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| 4樓： | >>參與討論 |
| 作者： 系統(tǒng)管理員 于 2006/5/26 8:24:00 發(fā)布：
謝謝解答 那學(xué)什么語言呢? 有沒有軟件仿真的環(huán)境可以先實(shí)驗(yàn)一下那? |
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| 5樓： | >>參與討論 |
| 作者： oaipoaip 于 2006/5/26 8:36:00 發(fā)布：
verilog或vhdl 軟件用quartus或ise+modelsim，如果打算用ALTERA的片子就學(xué)前者，用XILINX的片子就學(xué)后者 |
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| 6樓： | >>參與討論 |
| 作者： tkhf1982 于 2006/5/26 10:26:00 發(fā)布：
fpga 和 cpld有什么區(qū)別?學(xué)的話選那個(gè)? VHDL要好一些,更接近底層,編譯要好一些,VERILOG接近高級(jí)語言,編譯不太好! |
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| 7樓： | >>參與討論 |
| 作者： 系統(tǒng)管理員 于 2006/5/26 14:13:00 發(fā)布：
VHDL要好一些,更接近底層,編譯要好一些 ,VERILOG接近高級(jí)語言,編譯不太好! 什么意思? vhdl像匯編? verilog像c? |
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| 8樓： | >>參與討論 |
| 作者： oaipoaip 于 2006/5/26 14:40:00 發(fā)布：
verilog確實(shí)比較像c，但vhdl不怎么像匯編 如果會(huì)c語言的話推薦先學(xué)verilog，容易上手。個(gè)人認(rèn)為verilog的描述能力比vhdl稍強(qiáng)一點(diǎn)。 |
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| 9樓： | >>參與討論 |
| 作者： 系統(tǒng)管理員 于 2006/5/26 15:55:00 發(fā)布：
那只用軟件仿真寫出來的程序嗎 |
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| 10樓： | >>參與討論 |
| 作者： leosunbin 于 2006/5/26 20:46:00 發(fā)布：
區(qū)別 1.CPLD更適合用在組合邏輯電路的開發(fā)，F(xiàn)PGA則是時(shí)序電路 2.CPLD延遲均勻且可預(yù)測，F(xiàn)PGA不可以 3.FPGA編程更加靈活 4.CPLD是基于乘積項(xiàng)，F(xiàn)PGA是基于查表的 5. |
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| 11樓： | >>參與討論 |
| 作者： 吳明詩 于 2006/5/26 20:52:00 發(fā)布：
先學(xué)好語言，以后慢慢體會(huì)。推薦verlog |
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| 12樓： | >>參與討論 |
| 作者： xjg1111 于 2006/5/26 21:29:00 發(fā)布：
有C基礎(chǔ)，學(xué)verilog還是挺容易的。 實(shí)現(xiàn)同一功能的代碼，verilog 比 VHDL一般少很多。 |
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| 13樓： | >>參與討論 |
| 作者： cpld163 于 2006/5/27 21:46:00 發(fā)布：
..... asic只能用verilog hdl設(shè)計(jì)，vhdl不行，但是vhdl比較符合硬件思想，verilog hdl仿真很方便！建議先學(xué)vhdl,然后到verilog hdl。 |
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| 14樓： | >>參與討論 |
| 作者： chip_xj 于 2006/5/31 20:03:00 發(fā)布：
…… 好像FPGA處理速度比較快，容量比較大，初始化時(shí)需要外部加載， CPLD直接把程序固化在內(nèi)部 |
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| 15樓： | >>參與討論 |
| 作者： hi9903 于 2006/5/31 21:24:00 發(fā)布：
流程 先是功能設(shè)計(jì) 再是語言描述 然后前防真 再是邏輯綜合 然后后防真 最后下載到硬件電路 有條件的可以再做一下SI、PI什么的 大概的流程就是這樣的 |
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| 16樓： | >>參與討論 |
| 作者： kexkxe 于 2006/5/31 21:40:00 發(fā)布：
cpld與fpga的區(qū)別 FPGA- Field Programmable Gate Array- a programmable integrated CIRCUIT. 現(xiàn)場可編程門陣列 CPLD- ArrayComplex Programmable LOGIC Device-A type of integrated CIRCUIT that provides the CUSTOMer the ability to CUSTOM program and reprogram the component function. 復(fù)雜可編程邏輯器件 可編程邏輯器件的兩種主要類型是現(xiàn)場可編程門陣列（FPGA）和復(fù)雜可編程邏輯器件（CPLD）。 在這兩類可編程邏輯器件中，F(xiàn)PGA提供了最高的邏輯密度、最豐富的特性和最高的性能。 現(xiàn)在最新的FPGA器件，如XILINX Virtex?系列中的部分器件，可提供八百萬"系統(tǒng)門"（相對(duì)邏輯密度）。 這些先進(jìn)的器件還提供諸如內(nèi)建的硬連線處理器（如IBM POWER PC）、大容量存儲(chǔ)器、時(shí)鐘管理系統(tǒng)等特性，并支持多種最新的超快速器件至器件（device-to-device）信號(hào)技術(shù)。 FPGA被應(yīng)用于范圍廣泛的應(yīng)用中，從數(shù)據(jù)處理和存儲(chǔ)，以及到儀器儀表、電信和數(shù)字信號(hào)處理等。 與此相比，CPLD提供的邏輯資源少得多 - 最高約1萬門。 但是，CPLD提供了非常好的可預(yù)測性，因此對(duì)于關(guān)鍵的控制應(yīng)用非常理想。 而且如XILINX CoolRunner?系列CPLD器件需要的功耗極低，并且價(jià)格低廉，從而使其對(duì)于成本敏感的、電池供電的便攜式應(yīng)用（如移動(dòng)電話和數(shù)字手持助理）非常理想。 |
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| 17樓： | >>參與討論 |
| 作者： 汽車電子 于 2006/5/31 23:27:00 發(fā)布：
如果你要專業(yè)做CPLD/FPGA的話，VHDL肯定有學(xué)精的 還有SystemC， 如果你只是把CLLD/FPGA做為輔助設(shè)計(jì)的話，學(xué)Verilog和SCH結(jié)合就行了 |
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| 18樓： | >>參與討論 |
| 作者： Genham 于 2006/6/1 17:16:00 發(fā)布：
[轉(zhuǎn)貼]CPLD和FPGA的區(qū)別 從網(wǎng)上找的一些資料，奉獻(xiàn)給大家： FPGA是現(xiàn)場可編程邏輯門陣列的簡稱，是電子設(shè)計(jì)的一個(gè)里程碑。CPLD是復(fù)雜可變成邏輯器件的簡稱。盡管ＦＰＧＡ和ＣＰＬＤ都是可編程ＡＳＩＣ器件,有很多共同特點(diǎn),但由于ＣＰＬＤ和ＦＰＧＡ結(jié)構(gòu)上的差異,具有各自的特點(diǎn): 1）、ＣＰＬＤ更適合完成各種算法和組合邏輯,ＦＰ ＧＡ更適合于完成時(shí)序邏輯。換句話說,ＦＰＧＡ更適合于觸發(fā)器豐富的結(jié)構(gòu),而ＣＰＬＤ更適合于觸發(fā)器有限而乘積項(xiàng)豐富的結(jié)構(gòu)。 2）、ＣＰＬＤ的連續(xù)式布線結(jié)構(gòu)決定了它的時(shí)序延遲是均勻的和可預(yù)測的,而ＦＰＧＡ的分段式布線結(jié)構(gòu)決定了其延遲的不可預(yù)測性。 3）、在編程上ＦＰＧＡ比ＣＰＬＤ具有更大的靈活性。ＣＰＬＤ通過修改具有固定內(nèi)連電路的邏輯功能來編程,ＦＰＧＡ主要通過改變內(nèi)部連線的布線來編程;ＦＰ ＧＡ可在邏輯門下編程,而ＣＰＬＤ是在邏輯塊下編程。 4）、ＦＰＧＡ的集成度比ＣＰＬＤ高,具有更復(fù)雜的布線結(jié)構(gòu)和邏輯實(shí)現(xiàn)。 5）、ＣＰＬＤ比ＦＰＧＡ使用起來更方便。ＣＰＬＤ的編程采用Ｅ2ＰＲＯＭ或ＦＡＳＴＦＬＡＳＨ技術(shù),無需外部存儲(chǔ)器芯片,使用簡單。而ＦＰＧＡ的編程信息需存放在外部存儲(chǔ)器上,使用方法復(fù)雜。 6）、ＣＰＬＤ的速度比ＦＰＧＡ快,并且具有較大的時(shí)間可預(yù)測性。這是由于ＦＰＧＡ是門級(jí)編程,并且ＣＬＢ之間采用分布式互聯(lián),而ＣＰＬＤ是邏輯塊級(jí)編程,并且其邏輯塊之間的互聯(lián)是集總式的。 7）、在編程方式上,ＣＰＬＤ主要是基于ＥＥＰＲＯＭ或ＦＬＡＳＨ存儲(chǔ)器編程,編程次數(shù)可達(dá)1萬次,優(yōu)點(diǎn)是系統(tǒng)斷電時(shí)編程信息也不丟失。ＣＰＬＤ又可分為在編程器上編程和在系統(tǒng)編程兩類。ＦＰＧＡ大部分是基于ＳＲＡＭ編程,編程信息在系統(tǒng)斷電時(shí)丟失,每次上電時(shí),需從器件外部將編程數(shù)據(jù)重新寫入ＳＲＡＭ中。其優(yōu)點(diǎn)是可以編程任意次,可在工作中快速編程,從而實(shí)現(xiàn)板級(jí)和系統(tǒng)級(jí)的動(dòng)態(tài)配置。 8）、ＣＰＬＤ保密性好,ＦＰＧＡ保密性差。 9）、一般情況下,ＣＰＬＤ的功耗要比ＦＰＧＡ大,且集成度越高越明顯。 隨著FPGA門數(shù)以及性能的提高，可以將現(xiàn)在的許多數(shù)字電路部分下載到FPGA上，實(shí)現(xiàn)硬件的軟件化，包括51核，DSP核以及其他的一些數(shù)字模塊，到最后一個(gè)系統(tǒng)板子就剩下電源、模擬電路部分，接口部分以及一塊FPGA。FPGA可以說是芯片級(jí)的PCB板，在一個(gè)芯片里設(shè)計(jì)原來的電子系統(tǒng)的所有數(shù)字電路部分。 現(xiàn)在也有將ARM核嵌入到FPGA里面的，比如ALTERA公司的Nois核。Nois是一個(gè)軟核，是有軟件編寫的一個(gè)32位處理器，并不是硬件上存在的處理核，該核工作頻率為50HZ，現(xiàn)在用于許多圖像處理以及其他的很多網(wǎng)絡(luò)設(shè)備。利用鎖相環(huán)技術(shù)可以將頻率成倍提升，一般的ARM核是將鎖相環(huán)做到芯片里面的，在變成的時(shí)候可以對(duì)某個(gè)寄存器進(jìn)行設(shè)置從而達(dá)到分頻和倍頻的目的。 而將DSP核嵌入到FPGA里面去實(shí)現(xiàn)強(qiáng)大的計(jì)算功能是ALTERA公司近期推出的一系列芯片的一個(gè)優(yōu)點(diǎn)。ALTERA公司的Stratix II系列芯片采用內(nèi)嵌的DSP核，但是其DSP核的計(jì)算速度比現(xiàn)在業(yè)界上最快的DSP芯片還要快幾個(gè)數(shù)量級(jí)。 |
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| 19樓： | >>參與討論 |
| 作者： liulei8548 于 2006/6/1 19:26:00 發(fā)布：
CPLD和FPGA的區(qū)別 初學(xué)學(xué)哪個(gè)好一點(diǎn) |
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| 20樓： | >>參與討論 |
| 作者： oaipoaip 于 2006/6/1 20:25:00 發(fā)布：
都一樣 學(xué)半年以上才能體會(huì)到二者的區(qū)別 |
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| 21樓： | >>參與討論 |
| 作者： 系統(tǒng)管理員 于 2006/6/2 13:01:00 發(fā)布：
現(xiàn)在知道 cpld和fpga是2中不同種類的器件就像51和avr, 而verilog和vhdl是兩種不同的編程語言就像c和basic, 要學(xué)的話先學(xué)語言, 一般是學(xué)verilog. |
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| 22樓： | >>參與討論 |
| 作者： madaha 于 2006/6/4 10:15:00 發(fā)布：
MAX+PLUSII是怎么一種編程語言？ 為什么以上都沒有提及？是否在DX眼中不入流？ 很想跟大家一起學(xué)學(xué)。請(qǐng)多多賜教。 |
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| 23樓： | >>參與討論 |
| 作者： cpld163 于 2006/6/4 12:11:00 發(fā)布：
re 樓上的 MAX+PLUSII是怎么一種編程語言? 它是開發(fā)工具，不是語言，fpga/cpld的開發(fā)語言是hdl語言，開發(fā)流程是用原理圖或hdl語言編寫設(shè)計(jì)，然后拿到綜合軟件去綜合成電路，原理圖是可以綜合的，hdl語言不一定，綜合以后布線到fpga/cpld里面，就是說用fpga/cpld的邏輯單元來實(shí)現(xiàn)你設(shè)計(jì)的電路(fpga是基于查找表，cpld基于宏單元),最后就是仿真你的設(shè)計(jì)是否符合你的意思。仿真可以在綜合前（語法仿真,基于hdl描述的仿真）或后進(jìn)行（門級(jí)仿真，綜合成電路后的仿真），也可以在布線后仿真（時(shí)序仿真).以上的大部分都可以在MAX+PLUSII里面完成. 說的不好，望大蝦們指正. |
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| 24樓： | >>參與討論 |
| 作者： 吳明詩 于 2006/6/4 20:43:00 發(fā)布：
嚴(yán)重不同意汽車電子說的 |
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| 25樓： | >>參與討論 |
| 作者： 阿閏 于 2006/6/5 17:52:00 發(fā)布：
兩種語言的感覺 感覺Verilog HDL功能更強(qiáng),VHDL學(xué)起來更容易上手 |
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| 26樓： | >>參與討論 |
| 作者： ncrl 于 2006/6/5 22:57:00 發(fā)布：
先學(xué)好語言 verilog和vhdl都是不錯(cuò)的HDL語言，沒什么哪個(gè)好哪個(gè)不好的。喜歡哪個(gè)就用哪個(gè)，只需要熟悉一種語言就可以了，當(dāng)然也得看懂另一種語言。討論哪種比較好，哪種不好也是毫無意義的。設(shè)計(jì)語言應(yīng)該是項(xiàng)目組統(tǒng)一規(guī)定的吧，反正我們這邊都是用Verilog。書上說CPLD適合設(shè)計(jì)較復(fù)雜的組合邏輯，F(xiàn)PGA適合設(shè)計(jì)時(shí)序電路。本人做開發(fā)都是在FPGA芯片上，不是很清楚。 |
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| 27樓： | >>參與討論 |
| 作者： liqimcu 于 2006/6/9 13:10:00 發(fā)布：
hao hao |
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| 28樓： | >>參與討論 |
| 作者： binbinwb 于 2006/6/11 9:28:00 發(fā)布：
看你想做什么了 如果你想做芯片，就用verilog吧 如果只是做一些簡單的邏輯功能，用VHDL好些 至于CPLD和FPGA，那是用途的問題，做圖像處理要用FPGA(CPLD速度不行），做邏輯擴(kuò)展，就用CPLD（FPGA太貴了） 個(gè)人觀點(diǎn) |
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| 29樓： | >>參與討論 |
| 作者： hlx830202 于 2006/6/12 1:01:00 發(fā)布：
fpga好 fpga好 |
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| 30樓： | >>參與討論 |
| 作者： randman 于 2006/6/13 11:46:00 發(fā)布：
聽過SOPC就應(yīng)該選FPGA 聽過SOPC就應(yīng)該選FPGA |
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| 31樓： | >>參與討論 |
| 作者： H-S-T 于 2006/6/13 18:06:00 發(fā)布：
只有在實(shí)際的項(xiàng)目說。 只有在實(shí)際的項(xiàng)目說。 |
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| 32樓： | >>參與討論 |
| 作者： agangz 于 2006/6/14 14:52:00 發(fā)布：
關(guān)于VHDL 和verilog 在國內(nèi) 好象比較多的人學(xué)VHDL啊，而學(xué)verilog的人叫少啊 在學(xué)校里開的課程也是這樣的 |
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| 33樓： | >>參與討論 |
| 作者： sharn 于 2006/6/22 9:02:00 發(fā)布：
初學(xué)都一樣的，感覺不錯(cuò)什么差別！ |
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