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請教高手指點：verilog 階乘描述用modelsim為何仿真不了？

作者：hanzz113　欄目：EDA技術(shù)

請教高手指點：verilog 階乘描述用modelsim為何仿真不了？
源代碼如下：
MODULE factorial(n,reset,out,clk);
    input [3:0] n;
    input reset,clk;
    OUTPUT[31:0] out;
    reg[31:0] out;
    always@(posedge clk)
     if(reset) out<=0;
     else out<=2*factorial(n);

function [31:0] factorial;
     input[3:0]opa;
     reg[3:0] i;
     begin
         factorial=opa?1:0;
         for(i=2;i<=opa;i=i+1)
         factorial=i*factorial;
     end
endfunction
endMODULE

`timescale 1ns/100ps
MODULE factorialtb;
     reg[3:0] n;
     reg reset,clk;
     wire[31:0] out;
     factorial fact(n,reset,out,clk);
     initial begin
         n=0;reset=1;clk=0;
         for(n=0;n<=15;n=n+1)
         #100 n=n;
     end
     always #50 clk=~clk;
     initial $MONITOR($time,,,"n=%d out=%d",n,out);
endMODULE
運行simulat 顯示：#Region: /factb/f1
# ** Fatal: (vsim-3365) H:/Modeltech_6.1b/examples/factorial.v(90): Too many PORT connections. Expected 4, found 7.
#    Time: 0 ns  Iteration: 0  Instance: /factb/f1 File: H:/Modeltech_6.1b/examples/fac.v
# FATAL ERROR while loading design
不明白是什么原因,請高手指點。多謝！

2樓：	>>參與討論
作者： cpld163 于 2006/6/16 10:36:00 發(fā)布：灌一帖！

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