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請教FPGA中嵌入UART接口時數(shù)據(jù)轉(zhuǎn)換問題 |
| 作者：蔣國濤 欄目：EDA技術(shù) |
請教: 我在FPGA芯片內(nèi)部建立一個UART接口想與PC機(jī)通信.由于芯片內(nèi)部處理方式是16位,但PC機(jī)每次串行傳輸?shù)臄?shù)據(jù)位最多是8位,那么就存在接收時要把先后兩個8位組合為16位,發(fā)送時,要把16位,轉(zhuǎn)換為兩個八位分時先后發(fā)送. 我的想法是,利用兩個成2倍關(guān)系的時鐘分別作用于8位輸入和16位輸出,也就是: 輸入時:8位數(shù)據(jù)輸入時鐘是16位輸出的兩倍,在內(nèi)部,先輸入的8位保持一個時鐘,等后輸入的8位到來時再組合輸出. 請問可以保持不? |
| 2樓： | >>參與討論 |
| 作者： oaipoaip 于 2006/6/15 17:15:00 發(fā)布：
可以 |
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