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關(guān)于GCLK,OE,GCLR的作用？ |
| 作者：aray2000 欄目：EDA技術(shù) |
關(guān)于GCLK,OE,GCLR的作用？ 最近在學(xué)EPM7128 如果設(shè)計(jì)電路，這幾個(gè)引腳有什么需要特別考慮的嗎？ 比如做為全局時(shí)鐘信號(hào)的GCLK, 如果我在一個(gè)IO腳輸入一個(gè)時(shí)鐘，在編程的時(shí)候同樣可以起到時(shí)鐘的作用，為什么還用它呢？ 同樣的，輸出使能引腳應(yīng)該也可以用一個(gè)普通IO腳來(lái)實(shí)現(xiàn)該功能吧？ 至于GCLR，是不是可以通過(guò)它使所有的IO輸出設(shè)置成低電平 |
| 2樓： | >>參與討論 |
| 作者： 吳明詩(shī) 于 2006/6/5 15:50:00 發(fā)布：
因?yàn)樾酒瑑?nèi)他們有專用的線路，要用的。 比如時(shí)鐘，有專門(mén)的時(shí)鐘層，銅網(wǎng)絡(luò)。減小時(shí)鐘延遲 |
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| 3樓： | >>參與討論 |
| 作者： ncrl 于 2006/6/5 22:51:00 發(fā)布：
全局時(shí)鐘skew小 全局時(shí)鐘skew小，更容易滿足設(shè)計(jì)的時(shí)序要求。你在設(shè)計(jì)中不是默認(rèn)各D觸發(fā)器的上升沿是同時(shí)到來(lái)的么？如果某兩個(gè)D觸發(fā)器的時(shí)鐘上升沿相差了半個(gè)周期�。∧遣皇莵y掉了么。如果觸發(fā)器A的輸出送給觸發(fā)器B做輸入，上升沿到來(lái)的時(shí)候，按照正常的設(shè)計(jì)，A寄存器的值應(yīng)該是由A(t)變?yōu)锳(t+1)，B寄存器的值應(yīng)該是由B(t)變?yōu)锳(t)。但是如果B觸發(fā)器的上升沿比A觸發(fā)器上升沿晚來(lái)半個(gè)周期，那么很可能B(t)的新值為A(t+1)而不是A(t)。 |
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