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有quartus的朋友幫個忙。把下面的代碼綜合一下，仿真看看 |
| 作者：吳明詩 欄目：EDA技術(shù) |
MODULE ts(w_state,clk,rst,addr); input clk,rst; input w_state; OUTPUT [3:0]addr; reg [3:0]addr,add_reg; always@(negedge clk) begin if(rst) begin add_reg<=0; end else if(!rst) begin if(w_state==1) begin addr<=add_reg; end else begin add_reg<=add_reg+1; end end end endMODULE 郁悶，我的quartus壞了么，一直說add_reg被綜合掉了。查不出來毛病，精簡代碼，減到?jīng)]法減了，還是警告add_reg被綜合掉了，綜合掉了就算了，可是仿真出來也不對。請朋友們幫個忙，仿真一下看看有沒有警告。 |
| 2樓： | >>參與討論 |
| 作者： cpld163 于 2006/5/27 21:39:00 發(fā)布：
.... 功能仿真沒有錯誤！quartusII5.0仿真的 RTL圖中add_reg 沒有綜合掉 |
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| 3樓： | >>參與討論 |
| 作者： 吳明詩 于 2006/5/28 8:53:00 發(fā)布：
謝謝，我的RTL也沒錯，就是仿真時，提示不在向量中。 看樣子，QUARTUS有問題了。你好像不上QQ呀。 |
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| 4樓： | >>參與討論 |
| 作者： cpld163 于 2006/5/28 9:25:00 發(fā)布：
re 是的，qq比較少上！ |
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| 5樓： | >>參與討論 |
| 作者： boy364 于 2006/5/28 9:49:00 發(fā)布：
這個干啥的 |
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| 6樓： | >>參與討論 |
| 作者： 吳明詩 于 2006/5/28 11:44:00 發(fā)布：
不干啥，因為編的程序仿真通不過 把通不過的部分拿了出來，減了又減，可以肯定不是程序的事。quartus中著了，重裝了，license竟然不能用了。以前可是一直用著的。想再下個，一想想學(xué)校的網(wǎng)速，心里就發(fā)慌。 |
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| 7樓： | >>參與討論 |
| 作者： chengj 于 2006/5/30 17:04:00 發(fā)布：
QQ? 什么QQ�。渴裁慈丝梢赃M？俺最近也在學(xué)CPLD/FPGA。 |
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| 8樓： | >>參與討論 |
| 作者： 吳明詩 于 2006/5/30 17:11:00 發(fā)布：
我得qq，加了cpld163后，從來沒碰見 |
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| 9樓： | >>參與討論 |
| 作者： cpld163 于 2006/5/31 11:31:00 發(fā)布：
re 實在不好意思！沒怎么上！ |
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