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cpld用來做時鐘分頻會降低時鐘精度嗎? |
| 作者：liueast 欄目：EDA技術 |
我一直用晶振接cpld(coolruner)的clk0做全局時鐘，然后分配給dsp，ad等器件，今天聽一個朋友說這樣會降低時鐘的精度，比如原來晶振是25ppm的，精度會降低，有這樣的說法嗎？他說主要是cpld沒有pll，如果用fpga會好很多，但我認為cpld的功能有點像以前用與非門等搭的分頻整形電路，與降低時鐘應該沒有關系啊！大家覺得真的會降低時鐘的精度嗎？ |
| 2樓： | >>參與討論 |
| 作者： aceice 于 2006/5/30 10:53:00 發(fā)布：
應該會降低精度的 門的翻轉(zhuǎn)速度是有限的~ |
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| 3樓： | >>參與討論 |
| 作者： 吳明詩 于 2006/5/30 11:27:00 發(fā)布：
不會的，不過會增加延時，高速時要注意 該出多少脈沖是晶振說了算 |
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| 4樓： | >>參與討論 |
| 作者： liueast 于 2006/5/30 11:29:00 發(fā)布：
分頻的累計誤差會影響精度嗎？ |
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| 5樓： | >>參與討論 |
| 作者： 吳明詩 于 2006/5/30 15:29:00 發(fā)布：
只是作為脈沖輸出，不會。 |
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