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| 作者：lancelei 欄目：EDA技術(shù) |
MODULE mul8(cout,sum,ina,inb,cin,clk); OUTPUT[7:0] sum; OUTPUT cout; input[7:0] ina,inb; input cin,clk; reg[7:0]tempa,tempb,sum; reg cout; reg tempc; always @(posedge clk) begin tempa=ina;tempb=inb;tempc=cin; end always @(posedge clk) begin {cout,sum}=tempa+tempb+tempc; end endMODULE 為什么要用tempa,tempb,tempc這３個(gè)寄存器呢 直接用ina,inb,運(yùn)算不行嗎？ 為什么要這么寫？幫幫忙拉 |
| 2樓： | >>參與討論 |
| 作者： 瘋子8972 于 2006/1/9 0:42:00 發(fā)布：
可能 always塊中只能對reg型賦值 verilog的語法 我是新手 說的不對請包涵:) |
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| 3樓： | >>參與討論 |
| 作者： 雷風(fēng) 于 2006/1/9 14:02:00 發(fā)布：
不對 這三個(gè)寄存器完全沒有必要 除非是該模塊中對這三個(gè)變量有多項(xiàng)操作，那么可以利用寄存器存儲(chǔ)輸入變量，然后對存儲(chǔ)器的值進(jìn)行操作，可以節(jié)約運(yùn)算單元 |
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| 4樓： | >>參與討論 |
| 作者： oaipoaip 于 2006/1/9 15:32:00 發(fā)布：
要根據(jù)實(shí)際情況分析 去掉這三個(gè)寄存器，輸出會(huì)少一個(gè)時(shí)鐘周期的延遲，如果實(shí)際情況需要這一個(gè)時(shí)鐘周期的延遲，就不能去掉，比如做為一個(gè)流水線結(jié)構(gòu)邏輯中的一部分可能必須要有這樣一個(gè)延遲。 |
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| 5樓： | >>參與討論 |
| 作者： 雷風(fēng) 于 2006/1/9 16:54:00 發(fā)布：
確實(shí) 如果是流水線操作另當(dāng)別論 |
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| 6樓： | >>參與討論 |
| 作者： oaipoaip 于 2006/1/9 16:58:00 發(fā)布：
不過把延遲放在加法運(yùn)算之后是完全可以的 這樣可以少占用幾個(gè)寄存器 |
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| 7樓： | >>參與討論 |
| 作者： yadog 于 2006/1/12 17:19:00 發(fā)布：
re lz不妨綜合下試試可以看到結(jié)果撒 |
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| 8樓： | >>參與討論 |
| 作者： zzalfred 于 2006/3/25 21:29:00 發(fā)布：
加pipeline 加一層pipeline，是為了更好的對輸入信號同步，可以提高主頻，也許加pipeline可能會(huì)產(chǎn)生延遲一個(gè)clk，但是可以是頻率大幅提高，從而提高整個(gè)系統(tǒng)的速度，單一味的加pipeline以提高頻率并不能有效的提高效率，P4 1.4~1.8就是很好的例子，頻率提高了，但效率反而較低頻的P3低 |
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| 9樓： | >>參與討論 |
| 作者： xjg1111 于 2006/3/25 23:20:00 發(fā)布：
同意oaipoaip 的說法～～ 要看具體情況， |
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| 10樓： | >>參與討論 |
| 作者： cgffpga 于 2006/3/27 18:23:00 發(fā)布：
刻意 刻意體現(xiàn)同步嘛!有時(shí)很必要的,數(shù)據(jù)參差不齊可不好 |
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