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用Verilog HDL，如何將255--0轉(zhuǎn)換成100--0的? |
| 作者：2_1_I_C 欄目：EDA技術(shù) |
請問用Verilog HDL，如何將255--0轉(zhuǎn)換成100--0的？ |
| 2樓： | >>參與討論 |
| 作者： 吳明詩 于 2006/3/10 16:10:00 發(fā)布：
要少很多呀，查表 |
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| 3樓： | >>參與討論 |
| 作者： 2_1_I_C 于 2006/3/10 18:35:00 發(fā)布：
如果不用查表怎么算出來？ 如果不用查表怎么算出來？ |
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| 4樓： | >>參與討論 |
| 作者： 吳明詩 于 2006/3/11 10:23:00 發(fā)布：
可以在適當(dāng)?shù)木确秶鷥?nèi)用除法，軟件都支持，算出來的都是整數(shù) |
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| 5樓： | >>參與討論 |
| 作者： 吳明詩 于 2006/3/12 8:01:00 發(fā)布：
你可以這樣，先乘100，再除256，就是右移八位 |
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| 6樓： | >>參與討論 |
| 作者： 2_1_I_C 于 2006/3/13 16:09:00 發(fā)布：
多謝 另外再問一下吳明詩 又如何將十進(jìn)制數(shù)轉(zhuǎn)換成十六進(jìn)制數(shù)？ |
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| 7樓： | >>參與討論 |
| 作者： 吳明詩 于 2006/3/14 12:16:00 發(fā)布：
不好做，多少位? |
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| 8樓： | >>參與討論 |
| 作者： 2_1_I_C 于 2006/3/16 8:58:00 發(fā)布：
8位的，不知道這樣是不是可以？ data_reg=sa[3:0]; if(sa[3:0]>9) data_reg[11:0]=data_reg[11:0]+6; if(sa[4]==1) data_reg[11:0]=data_reg[11:0]+22; if(data_reg[3:0]>9) data_reg[11:0]= data_reg[11:0]+6; if(sa[5]==1) data_reg[11:0]=data_reg[11:0]+50; if(data_reg[3:0]>9) data_reg[11:0]= data_reg[11:0]+6; if(sa[6]==1) data_reg[11:0]=data_reg[11:0]+100; if(data_reg[3:0]>9) data_reg[11:0]= data_reg[11:0]+6; if(data_reg[7:4]>9) data_reg[11:0]= data_reg[11:0]+96; |
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| 9樓： | >>參與討論 |
| 作者： 吳明詩 于 2006/3/16 12:32:00 發(fā)布：
暈呀，不對呀，回到原地了 不對呀，這是16轉(zhuǎn)16的呀。 |
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| 10樓： | >>參與討論 |
| 作者： 吳明詩 于 2006/3/16 12:48:00 發(fā)布：
你不是要10轉(zhuǎn)16的么？ 可以這么做，data_reg[6:0]=sa[7:4]*10+sa[3:0] |
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| 11樓： | >>參與討論 |
| 作者： 2_1_I_C 于 2006/3/21 8:04:00 發(fā)布：
是這樣子的：如 81H=129D 要變成 129H |
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| 12樓： | >>參與討論 |
| 作者： djc001 于 2006/3/23 10:48:00 發(fā)布：
是不是16進(jìn)制轉(zhuǎn)換到BCD碼。 |
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| 13樓： | >>參與討論 |
| 作者： 2_1_I_C 于 2006/3/24 8:41:00 發(fā)布：
是的 |
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