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有這樣解釋的嗎在verilog |
| 作者：wangyibo 欄目：EDA技術 |
hsync <= x_cnt <= 10'd50; vsync <= y_cnt <= 10'd6; 請問這2句話怎么解釋? 我為別人,他說是: 先比較x_cnt 與 10'd50是否相等,相等,hsync=1; 否則hsync=0;下面一句也一樣, 不知道是小弟知識少,還是看的少,我怎么就不知道啊,不知道有哪位見過的,能講講這2句話怎么解釋啊! |
| 2樓： | >>參與討論 |
| 作者： wangyibo 于 2006/3/18 11:47:00 發(fā)布：
剛才搞錯了 應該是: if(x_cnt <= 10'd50) hsync <=01; else hsync <=0; |
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| 3樓： | >>參與討論 |
| 作者： xjg1111 于 2006/3/18 23:32:00 發(fā)布：
〈＝為賦值，跟“＝＝”不同～～ |
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