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新手發(fā)問，如何從VHDL文件生成電路原理圖啊？ |
| 作者：mux 欄目：EDA技術(shù) |
剛剛開始學(xué)，弄不清楚，請大家?guī)蛶兔�，謝謝先 |
| 2樓： | >>參與討論 |
| 作者： zcs_1 于 2006/3/17 12:17:00 發(fā)布：
在File |
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| 3樓： | >>參與討論 |
| 作者： zcs_1 于 2006/3/17 12:18:00 發(fā)布：
在File里面選擇，針對alter工具而言 |
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| 4樓： | >>參與討論 |
| 作者： mux 于 2006/3/17 12:55:00 發(fā)布：
非常感謝 |
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| 5樓： | >>參與討論 |
| 作者： mux 于 2006/3/17 13:05:00 發(fā)布：
沒搞定 只找到了生成entity的命令，我需要的是VHDL所描述的電路圖 |
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| 6樓： | >>參與討論 |
| 作者： 吳明詩 于 2006/3/17 13:19:00 發(fā)布：
quartus的在tool里的rtlview |
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| 7樓： | >>參與討論 |
| 作者： mux 于 2006/3/17 13:32:00 發(fā)布：
xiexie 可是我的菜單下面似乎沒有這項命令啊，我用的是quartusII 1.0 |
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| 8樓： | >>參與討論 |
| 作者： 吳明詩 于 2006/3/17 13:35:00 發(fā)布：
哈哈，那我也不知道了，一般在tool里面 |
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| 9樓： | >>參與討論 |
| 作者： mux 于 2006/3/17 13:43:00 發(fā)布：
剛才看了help 似乎要利用synplify綜合的才可以有你說的那個命令 |
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| 10樓： | >>參與討論 |
| 作者： 吳明詩 于 2006/3/17 13:45:00 發(fā)布：
你的版本太低了 |
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| 11樓： | >>參與討論 |
| 作者： mux 于 2006/3/17 13:50:00 發(fā)布：
剛才也有人這么和我說了，謝謝了，我重裝個試試 |
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