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關(guān)于CPLD和FPGA |
| 作者：boy364 欄目：EDA技術(shù) |
FPGA延時不可預(yù)測 CPLD延時可預(yù)測， 到底是什么意思，請高手解答一下 |
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| 作者： lytony 于 2006/3/8 11:04:00 發(fā)布：
建議 建議你去看看關(guān)于介紹它們內(nèi)部結(jié)構(gòu)的書籍，看了差不多明白了！ |
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| 作者： boy364 于 2006/3/8 12:10:00 發(fā)布：
數(shù)電可沒講這么詳細(xì)啊 可能一兩句解釋不清楚噢，介紹本好書或者資料看看 再次感謝大俠 * - 本貼最后修改時間：2006-3-8 12:18:31 修改者：boy364 |
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| 作者： sky翔 于 2006/3/8 13:27:00 發(fā)布：
CPLD FPGA CPLD是基于PLD的，F(xiàn)PGA是基于查找表（LUT）結(jié)構(gòu)的 |
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| 作者： 一品刀客 于 2006/3/9 22:03:00 發(fā)布：
看多一點關(guān)于它們的書籍 看多一點關(guān)于它們的書籍 |
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| 作者： 勤徑 于 2006/3/11 18:44:00 發(fā)布：
這個可以看看（轉(zhuǎn)的） 發(fā)信人: ireal (羽絮), 信區(qū): CIRCUIT 標(biāo) 題: CPLD和FPGA的區(qū)別（推薦）（轉(zhuǎn)貼） 發(fā)信站: BBS 水木清華站 (Fri Jun 11 19:45:34 2004), 站內(nèi) 用FPGA，還是用CPLD？ Michael T. Moore，CYPRESS半導(dǎo)體公司高級應(yīng)用工程師 隨著復(fù)雜可編程邏輯器件(CPLD)密度的提高，數(shù)字器件設(shè)計人員在進(jìn)行大型設(shè)計時，既 靈活又容易，而且產(chǎn)品可以很快進(jìn)入市場。許多設(shè)計人員已經(jīng)感受到CPLD容易使用、時 序可預(yù)測和速度高等優(yōu)點，然而，在過去由于受到CPLD密度的限制，他們只好轉(zhuǎn)向FPGA 和ASIC�，F(xiàn)在，設(shè)計人員可以體會到密度高達(dá)數(shù)十萬門的CPLD所帶來的好處。 CPLD結(jié)構(gòu)在一個邏輯路徑上采用1至16個乘積項，因而大型復(fù)雜設(shè)計的運行速度可以預(yù)測 。因此，原有設(shè)計的運行可以預(yù)測，也很可靠，而且修改設(shè)計也很容易。CPLD在本質(zhì)上 很靈活、時序簡單、路由性能極好，用戶可以改變他們的設(shè)計同時保持引腳輸出不變。 與FPGA相比，CPLD的I/O更多，尺寸更小。 如今，通信系統(tǒng)使用很多標(biāo)準(zhǔn)，必須根據(jù)客戶的需要配置設(shè)備以支持不同的標(biāo)準(zhǔn)。CPLD 可讓設(shè)備做出相應(yīng)的調(diào)整以支持多種協(xié)議，并隨著標(biāo)準(zhǔn)和協(xié)議的演變而改變功能。這為 系統(tǒng)設(shè)計人員帶來很大的方便，因為在標(biāo)準(zhǔn)尚未完全成熟之前他們就可以著手進(jìn)行硬件 設(shè)計，然后再修改代碼以滿足最終標(biāo)準(zhǔn)的要求。CPLD的速度和延遲特性比純軟件方案更 好，它的NRE費用低於ASIC，更靈活，產(chǎn)品也可以更快入市。CPLD可編程方案的優(yōu)點如下 ： ?邏輯和存儲器資源豐富(CYPRESS Delta39K200的RAM超過480 Kb) ?帶冗余路由資源的靈活時序模型 ?改變引腳輸出很靈活 ?可以裝在系統(tǒng)上後重新編程 ?I/O數(shù)目多 ?具有可保証性能的集成存儲器控制邏輯 ?提供單片CPLD和可編程PHY方案 由於有這些優(yōu)點，設(shè)計建模成本低，可在設(shè)計過程的任一階段添加設(shè)計或改變引腳輸出 ，可以很快上市。 CPLD與FPGA有何區(qū)別？ CPLD的密度范圍很寬，可以用於最簡單的邏輯設(shè)計，也可以用於很復(fù)雜的設(shè)計�？梢杂� 它把邏輯、高性能多端口和FIFO存儲器，以及用于要求嚴(yán)格的通信用SERDES集成在一起 。 雖然CPLD與FPGA有許多共同之處，但兩者有著本質(zhì)的區(qū)別。就像FPGA一樣，設(shè)計人員也 應(yīng)當(dāng)了解所用的CPLD結(jié)構(gòu)，以便用最少的資源實現(xiàn)最好的性能。 本文以目前世界上最大的CPLD系列CYPRESS Delta39KTM系列高密度CPLD為例，介紹CPLD 的結(jié)構(gòu)。 CPLD的結(jié)構(gòu) CPLD是屬於粗粒結(jié)構(gòu)的可編程邏輯器件。它具有豐富的邏輯資源(即邏輯門與寄存器的比 例高)和高度靈活的路由資源。CPLD的路由是連接在一起的，而FPGA的路由是分割開的。 FPGA可能更靈活，但包括很多跳線，因此速度較CPLD慢。 CPLD以群陣列（array of clusters）的形式排列，由水平和垂直路由通道連接起來。這 些路由通道把信號送到器件的引腳上或者傳進(jìn)來，并且把CPLD內(nèi)部的邏輯群連接起來。 CPLD之所以稱作粗粒，是因為，與路由數(shù)量相比，邏輯群要大得到。CPLD的邏輯群比FP GA的基本單元大得多，因此FPGA是細(xì)粒的。 CPLD的功能塊 CPLD最基本的單元是宏單元(見圖1的左側(cè))。一個宏單元包含一個寄存器(使用多達(dá)16個 乘積項作為其輸入)及其它有用特性。 因為每個宏單元用了16個乘積項，因此設(shè)計人員可部署大量的組合邏輯而不用增加額外 的路徑。這就是為何CPLD被認(rèn)為是“邏輯豐富”型的。 宏單元以邏輯模塊的形式排列(LB)，每個邏輯模塊由16個宏單元組成(見圖1中間)。宏單 元執(zhí)行一個AND操作，然后一個OR操作以實現(xiàn)組合邏輯。 每個邏輯群有8個邏輯模塊，所有邏輯群都連接到同一個可編程互聯(lián)矩陣(見圖1)。 圖1 宏單元、邏輯模塊和邏輯群結(jié)構(gòu) 每個群還包含兩個單端口邏輯群存儲器模塊和一個多端口通道存儲器模塊。前者每模塊 有8,192b存儲器，后者包含4,096b專用通信存儲器且可配置為單端口、多端口或帶專用 控制邏輯的FIFO。 CPLD有什麼好處？ I/O數(shù)量多 CPLD的好處之一是在給定的器件密度上可提供更多的I/O數(shù)，有時甚至高達(dá)70%。 時序模型簡單 CPLD優(yōu)于其它可編程結(jié)構(gòu)之處在于它具有簡單且可預(yù)測的時序模型。這種簡單的時序模 型主要應(yīng)歸功于CPLD的粗粒度特性。 圖2 帶路由通道的CPLD結(jié)構(gòu)-----------（注意放大看清圖片可通過另存后打開方法實 現(xiàn)） 圖2是一個組合tPD的路徑(tPD是指一個邏輯途徑上引腳到引腳之間的傳輸延遲)。CPLD可 在給定的時間內(nèi)提供較寬的相等狀態(tài)，而與路由無關(guān)。這一能力是設(shè)計成功的關(guān)鍵，不 但可加速初始設(shè)計工作，而且可加快設(shè)計調(diào)試過程。 粗粒CPLD結(jié)構(gòu)的優(yōu)點 CPLD是粗粒結(jié)構(gòu)，這意味著進(jìn)出器件的路徑經(jīng)過較少的開關(guān)，相應(yīng)地延遲也小。因此， 與等效的FPGA相比，CPLD可工作在更高的頻率，具有更好的性能。 CPLD的另一個好處是其軟件編譯快，因為其易于路由的結(jié)構(gòu)使得布放設(shè)計任務(wù)更加容易 執(zhí)行。 細(xì)粒FPGA結(jié)構(gòu)的優(yōu)點 FPGA是細(xì)粒結(jié)構(gòu)，這意味著每個單元間存在細(xì)粒延遲。如果將少量的邏輯緊密排列在一 起，F(xiàn)PGA的速度相當(dāng)快。然而，隨著設(shè)計密度的增加，信號不得不通過許多開關(guān)，路由 延遲也快速增加，從而削弱了整體性能。CPLD的粗粒結(jié)構(gòu)卻能很好地適應(yīng)這一設(shè)計布局 的改變。 靈活的輸出引腳 CPLD的粗粒結(jié)構(gòu)和時序特性可預(yù)測，因此設(shè)計人員在設(shè)計流程的后期仍可以改變輸出引 腳，而時序仍保持不變。 CPLD中的嵌入式存儲器 CPLD內(nèi)置冗余高速通信存儲器，其集成的FIFO和雙端口控制邏輯可確保高速運行。 這使得用戶的設(shè)計僅需較少的邏輯資源就可獲得較高的性能。 有了集成的FIFO控制邏輯，用戶就無須手工創(chuàng)建邏輯。它還節(jié)省了設(shè)計人員的編程 資源。 例如，CPLD的真正雙端口RAM包含專用仲裁邏輯。當(dāng)?shù)刂窙_突發(fā)生時，這種邏輯就可 提供仲裁功能，無須從可編程門創(chuàng)建仲裁邏輯。CPLD還集成了帶標(biāo)識邏輯的FIFO。 CYPRESS Delta39K具有5倍于同樣密度FPGA的存儲器容量： CPLD FPGA DEVICE RAM RAM DEVICE 50K 120kb 64KB 50Kb 100K 240kb 80kb 100Kb 200K 480kb 112kb 200K 對于那些需要大存儲器的設(shè)計，較低密度的CPLD就可滿足要求，成本也相應(yīng)較低。這顯 然在成本和功耗方面是一大優(yōu)勢。 為什么CPLD和FPGA需要不同的邏輯設(shè)計技巧？ FPGA是細(xì)粒器件，其基本單元和路由結(jié)構(gòu)都比CPLD的小。FPGA是“寄存器豐富”型的(即 其寄存器與邏輯門的比例高)，而CPLD正好相反，它是“邏輯豐富”型的。 很多設(shè)計人員偏愛CPLD是因為它簡單易用和高速的優(yōu)點。CPLD更適合邏輯密集型應(yīng)用， 如狀態(tài)機(jī)和地址解碼器邏輯等。而FPGA則更適用于CPU和DSP等寄存器密集型設(shè)計。 新的CPLD封裝 CPLD有多種密度和封裝類型，包括單芯片自引導(dǎo)方案。自引導(dǎo)方案在單個封裝內(nèi)集成了 FLASH存儲器和CPLD，無須外部引導(dǎo)單元，從而可降低設(shè)計復(fù)雜性并節(jié)省板空間。在給定 的封裝尺寸內(nèi)，有更高的器件密度共享引腳輸出。這就為設(shè)計人員提供了“放大”設(shè)計 的便利，而無須更改板上的引腳輸出。 CPLD的功耗 與同樣密度的FPGA相比，CPLD的待機(jī)功耗更低。 CPLD FPGA 器件 待機(jī)電流（在Vcc 為1.8V時） 50K 300μA 200MA 100K 600μA 200MA 200K 1.25mA 300mA CPLD特別適合那些要求低功耗和低溫度的電池供電應(yīng)用，像手持設(shè)備。 CPLD設(shè)計實例 本設(shè)計在UMTS基站的預(yù)失真模塊中采用Delta39K CPLD。 這是一種存儲器密集型的應(yīng)用，因此Delta 39K特別合適�？蛻舯容^鐘愛CYPRESS CPLD的 存儲器和邏輯的比例，以及存儲器的速度。集成的存儲器控制邏輯可確保存儲器高速運 行，這絕對是Delta39K的一大優(yōu)勢。選擇Delta39K的其它因素還包括CPLD結(jié)構(gòu)的簡單且 可預(yù)測的時序模型，以及其多種可支持工業(yè)溫度范圍的型號。 圖3 采用CPLD的基站設(shè)計實例 CPLD和PSI可編程PHY器件 集成的可編程PHY現(xiàn)已可用，這是CYPRESS可編程串行接口(PSITM)器件的一種。CYPRESS 的PSI器件集成了可編程邏輯和串行接口，是一種具有可變數(shù)據(jù)速率的靈活方案。它還符 合Bellcore抖動兼容性等多個標(biāo)準(zhǔn)，而且集成了在每個通道上帶有CDR的8/10B編解碼功 能。 高速可編程PHY尤其適合典型線卡應(yīng)用中的端口和背板方案。SERDES、CDR和可編程邏輯 的有機(jī)集成可讓用戶快速地創(chuàng)建定制方案，并集中在接口的并行方面。它可支持邏輯和 PHY的軟件仿真。 圖4 高速PSI結(jié)構(gòu) 頻率輕快的可編程PHY特別適于背板應(yīng)用，可支持多個標(biāo)準(zhǔn)，如千兆以太網(wǎng)、Fibre Cha nnel、SMPTE和HDTV等�！邦l率輕快”的PSI在單個芯片上混合了從200 Mbps到12 Gbps的 串行帶寬。 本文所描述的布局規(guī)劃技巧同樣適用于常規(guī)的CPLD設(shè)計和可編程PHY。可編程PHY可能是 最基本的數(shù)據(jù)通信器件，可實現(xiàn)用戶邏輯和靈活串行接口的無縫集成。 小結(jié) 許多設(shè)計人員都熟悉傳統(tǒng)的PLD，并喜歡這種結(jié)構(gòu)所固有的靈活性和易用性。CPLD為ASI C和FPGA設(shè)計人員提供了一種很好的替代方案，可讓他們以更簡單、方便易用的結(jié)構(gòu)實現(xiàn) 其設(shè)計。CPLD現(xiàn)已達(dá)到數(shù)十萬門的密度，并可提供當(dāng)今通信設(shè)計所需的高性能。大于50 萬門的設(shè)計仍需ASIC和FPGA，但對于小型設(shè)計，CPLD不失為一個高性價比的替代方案。 -- ※ 來源:·BBS 水木清華站 smth.org·[FROM: 202.113.19.*] |
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