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請教：如何用非阻塞賦值？？VERILOG |
| 作者：sunshine98 欄目：EDA技術 |
簡單說明: 一個簡單的ＶＥＲＩＬＯＧ代碼，用一根控制線控制雙向口． 結果肯定是阻塞了．新手初學，還未得精髓，所以求教． 如果能簡單告知如何詳細如何，更感激不盡了． input rw; inout [7:0] port_b; inout [7:0] port_a; reg [7:0] a; reg [7:0] b; assign port_b = rw ? a : 8'bZ ; assign port_a = rw ? 8'bZ : b ; always @ ( rw ) begin if (rw) begin b <= 8'bZ; a <= port_a; end else begin b <= port_b; a <= 8'bZ; end end * - 本貼最后修改時間：2005-12-23 16:10:38 修改者：sunshine98 |
| 2樓： | >>參與討論 |
| 作者： enddy 于 2005/12/23 16:00:00 發(fā)布：
期待 同樣是新手，期待高手的回答！ |
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| 3樓： | >>參與討論 |
| 作者： sunshine98 于 2005/12/23 16:12:00 發(fā)布：
暈，這么快就有了回復，我以為有高手解答了呢． ：Ｄ |
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| 4樓： | >>參與討論 |
| 作者： allok 于 2006/1/10 20:46:00 發(fā)布：
don't understand! what do you do ? |
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| 5樓： | >>參與討論 |
| 作者： oaipoaip 于 2006/1/10 22:40:00 發(fā)布：
去www.pld.com.cn找一篇關于非阻塞賦值的文章看看就明白了 |
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| 6樓： | >>參與討論 |
| 作者： 雷風 于 2006/1/12 9:24:00 發(fā)布：
結果為啥是阻塞 你想問什么？ |
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| 7樓： | >>參與討論 |
| 作者： yadog 于 2006/1/12 17:14:00 發(fā)布：
re lz的always可以執(zhí)行么？ 邏輯混亂 |
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| 8樓： | >>參與討論 |
| 作者： woshihai88 于 2006/1/13 10:11:00 發(fā)布：
wo zhidao dian |
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