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FPGA開發(fā)中遇到的問題！ |
| 作者：fineamy 欄目：EDA技術(shù) |
新手發(fā)問： 1。 一般FPGA有多組I/O BANK,對應(yīng)有多個電源VCCIO,請問使用中，不用的I/O BANK其VCCIO是否可以不供電（可否懸空，拉地）？ 2。 FPGA的CLK輸入為何要有多個，多個PLL,不是一個CLK輸入就可以供整個FPGA使用了嗎，其他的CLK有何用？ 3。 FPGA全局時鐘的內(nèi)部倍頻設(shè)置在哪里，比如我的外部晶振100MHZ，我要FPGA工作在400MHZ,是否在下載時配置的（QUARTUS5.0）？ 那位DX能指點一下，謝謝！ |
| 2樓： | >>參與討論 |
| 作者： zjz0319 于 2006/1/11 21:25:00 發(fā)布：
re: 1,感覺應(yīng)該可以，不過沒實過， ２，多于多時鐘系統(tǒng)，當然要多個時鐘輸入端了， ３，用ＰＬＬ的庫，配置一下就可以用了！ |
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